SU1059571A1 - Устройство дл возведени в квадрат,извлечени квадратного корн ,умножени и делени - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, УМНОЖЕНИЯ И ДЕЛЕНИЯ,содержащее матрицу вычислительных  чеек, причем каждый столбец матрицы содержит к+п-1  чеек (где к - номер столбца, , п, п - разр дность операндов) и коммутатор переноса, первый и второй выходы которого соединены соответственно с первым и вторым управл ющими входами последних вычислительных  чеек каждого столбца матрицы, первый и второй управл ющие выходы К-+1-й вычислительной  чейки (-К-- номер  чейки) каждого столбца матрицы соединены соответственно с первым и вторым управл ющими входами вычислительной  чейки матрицы этого же столбца, выход переноса к-и вычислительной  чейки каждого столбца соединен с входом переноса lc+1-й вычислительной  чейки этого же столбца , отличающеес  тем, что, с целью сокращени  аппаратуры, оно содержит блок задани  режимов, первый, второй, третий, четвертый, п тый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого, содержит к+2 вычислительных  чеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные  чейки, элемент ИЛИ и коммутатор операнда, выходы переноса последних вычислительных  чеек столбцов с первого по п/2 матрицы соединены, с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса N столбца . (N с 3 по п/2 и с п/2+2 до п) соединены соответственно с входами первого и третьего оп рандов последних вычислительных  чеек N-1-го столбца, входы третьего операнда К-х вычислительных  чеек (,к+1) каждого столбца матрицы соединены соответственно с выхода (Л ми элементов ИЛИ этого же столбца, вход извлечени  корн  устройства соединен с первым входом элемента ИЛИ, управл ющим входом коммутатора операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных  чеек, управл ющим входом коммута СЛ тора переноса столбцов с 1 по п/2 матрицы, вход ИзвлечеН1 е кэадратсо ного корн  или деление устройства соСЛ единен с первым входом элемента ИЛИ, управл кщими входами коммутаторов -4j операндов, входами переноса первой и входами первого и третьего операндов вторых вычислительных  чеек, управл ющим входом коммутаторов переноса столбцов с п/2+1-го по п и входами первого и третьего операндов последней вычислительной  чейки п-го столбца матрицы, второй управл кнций выход и выход пер- вого операнда первой вычислительной  чейки N-ro столбца (,n) соединены соответственно с первым и вторым входами коммутаторов операнда того же столбца матрицы, выходы коммутаторов операнда N-ro

Description

столбца (кроме и ) соединены с входом первого операнда второй вычислительной  чейки N+1-го столбца матрицы соответственно, выходы суммы первой и второй вычислительных  чеек первого столбца матрицы соединены соответственно с входаЬли вт-орого операнда к + 1-й и К+2-Й вычислительных  чеек второго столбца матрицы, выходы суммы К вычислительных  чеек (К:: , к+1) N-ro столбца (, n/2-l и n/2+l, п-1) соединены соответственно с входами второго операнда К+2-х вычислительных  чеек ,к) N+1-г столбца матрицы, выходы первого коммутатора соединены соответственно с входами второго операнда К-х вычислительных  чеек ( п/2+1-го столбца матрицы, выходы второго коммутатора соединены соответственно с входами первого операнда К-х вычислительных  чеек (-3, к+1) П/2+1-ГО столбца матрицы , выходы п младших -разр дов седьмого коммутатора соединены соответственно с входами второго операнда первой и второй вычислительных  чеек столбцов с n/2+l по п матрицы, выходы Н/2+1 старших разр дов седьмого коммутатора соединены соответственно с первой группой входов первого коммутатора, входы первого операнда устройства соединены соответственно с первой группой входов четвертого коммутатра , входами группы элементов НЕ, первой группой входов второго коммтатора , входами первого операндов первых вычислительных  чеек столбцов с n/2+l по п матрицы, входы второго операнда устройства соединены соответственно с входами младших разр дов сумматора остатка, первой группой входов седьмого коммутатора , первой группой входов п того коммутатора, втора  группа входов которого соединена с входами логического нул  устройства, втора  группа входов седьмого коммутатора соединена соответственно с выходами регистра остатка, выход знакового зазр да которого соедине с управл ющим входом сумматора-вычитател  частного, выходы сумматора остатка соединены соответственно с входами регистра остатка, входы третьего операнда устройства соединены соответственно с вторыми входами элементов ИЛИ каждого столца с n/2+l по Т1 матрицы, с первыкм группами входов шестого коммутатора , вторые группы входов которого соединены соответственно с выходами группы элементов НЕ, выходы шестого коммутатора соединены соответственно с входами элементов

ИЛИ каждого столбца с 1 по п/2, выходы п того коммутатора соединены соответственно с входами второго операнда второй и первой вычислительных  чеек каждого столбца с 1 по п/2 матрицы, выходы четвертого коммутатора соединены соответственно с входами первого операнда первой вычислительной  чейки каждого столбца с 1 по п/2 матрицы выход коммутатора операнда К-х вычислительных  чеек (, к+1) п/2 столбца соединены соответственно с второй группой входов второго коммутатора, выходы суммы К-х вычислительных  чеек к+1) п/2 столбца соединены соответственно с второй группой входов первого коммутатора, выходы суммы последних вычислительных  чеек N-ro столца , п/2) и К-х вычислительных  чеек (, к+1)п/2 столбца матрицы соединены соответственнр с первой группой входов сумматора остатка , а выходы суммы к-х вычислихельных  чеек (, к+1) п столбца соединены соответственно с второй группой входов сумматора остатка, начина  с п/2-го разр да, выходы суммы и переноса последних вычислительных  чеек каждого столбца с п/2-го по rt матрицы соединены соответственно с первой и второй группами входов сумматора, выходы которого соединены соответственно с первой группой входов третьего коммутатора, втора  группа входов которого соединена соответственно с выходами: переноса последних вычислительных  чеек каждого столбца с 11/2+1 по п матрицы, выходы третьего ком1у1утатора соединены соответственно с входами переноса коммутаторов переноса каждого столбца с n/2+l по fi матрицы, первой групп входов сумматора-вычитател  частного , вxoдa и регистра частного, второй группой входов четвертого коммутатора , выходы регистра частного соединены с второй группой входов сумматора-вычитател  частного соответственно , третий выход коммутатора переноса n/2+l столбца соединен с первым входом блока задани  режимов, выход которого соединен с входами третьего и первого операндов последней вычислительной  чейки п/2-го столбца матрицы, управл ющий вход делени  устройств соединен с управл ющими входами всех коммутаторов и вторым входом блока задани  режимов, третий вход которого соединен с управл ющими входом извлечени  корн  устройства

2. Устройство по п;1, отличающеес  тем, что вычислительна   чейка содержит элемент И,

, коммутатор, причем первый вход элемента И соединен с входом первого операнда и выходом первого операнда вычислительной  чейки, второй вход элемента И соединен с входом третьего операнда вычислительной  чейки, выход элемента И соединён с первым входом сумматора , второй вход которого соединен с входом второго с теранда вычислительной  чейки, первым входом коммутатора, второй вход которого соединен с выходом сумматора, вход переноса в младший разр д и въЕюд переноса которого соединены соответственно с входом переноса и выходом переноса вычислительной  чейки , первый и второй управл ющие входы вычислительной  чейки соединёй соответственно с первым и вторым управл ющими входами коммутатора и первыми выходами вычислительной  чейки выход коммутатора соединен с выходом суммы вычислительной  чейки.

3, Устройство поп, 1, отличающеес  тем, что коммутатор переноса содержит первый и второй элементы ИЛИ, первый и второй элементы НЕ, причем управл ющий

вход коммутатора переноса соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого элемента ИЛИ соединен с первым выходом кок1мутатора переноса и входом второго элемента НЕ, выход которого  вл етс  вторым выходом коммутатора переноса , выход первого элемента ИЛИ  вл етс  третьим выходом коммутатора переноса.

4. Устройство по П..1, о т ли чающеес  тем, что блок задани  режимов содержит элемент ИЛИ , элемент НЕ, элемент И, причем первцй вход блока задани  режимов соединен с первым входом элемента И, второй вход которого соединен с элемента НЕ, вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с вторым входом, а второй вход с третьим входом блока задани  режимов , выходом блока задани  режимов  вл етс  выход элемента И.

Изобретение относитс  к вычислительной технике и может быть исползовано в универсальных или специа- лизированных цифровых вычислительных машинах и устройствах.

Известно устройство дл  возведени  в квадрат и умножени , выполненное в виде матрицы вычислительных  чеек С1 J.

В этом устройстве не предусматриваетс  выполнение операций извлечени  квадратного корн  и делени .

Известно также устройство дл  извлечени  квадратного корн  и возведени  в квадрат, включающее треугольного типа матрицу из г строк с tn, вычислительными  чейками ( Шц 2 при к 1, h , к+2 при к 2,...п, где п- разр дность исходных операндов при возведении в квадрат и умножении) и первым логическим блоком в каждой к-й строке матрицы, причем кажда  .i-  вычислительна   чейка к-й строки матрицы (i 2,.. .т,-1) соединена с (1-1)-й и (1+1)-й вычислительными  чейками этой же строки матрицы (при к 1,...,п), с (1+2)-й и кроме

вычислительных  чеек двух младших (.1 1,2) и старшего ,(i m) разр дов строк матрицы, с (1+1)-й вычислительными  чейками (К.+1 )-й, кроме

кг:п/2, строки матрицы. Матрица имеет п входов первой, 2п входов второй и п входов третьей групп выхо дов переноса и п выходов Сумма старших разр дов строк матрицы,

0 (п+1) выходов Сумма п-и строки матрицы, (и/2)-  строка матрицы имеет (n/2+l) выходов Сумма и iS/2 выходов Операнд , ()-  строка матрицы имеет (n/2+l) вход .дов четвертой и (п/2) входов п той групп. Выполнение операции делени  с использованием известного устройства возможно в случае, если делимое не превышаетп разр дов, а делитель - (п/2) разр дов. Дл  обеспечени  возможности делени  2празр дных чисел на п- разр дные, кол1 чество вычислительных  чеек в известном устройстве увеличивают

на ( ). 1фоме того, при этом увеличиваетс  врем  выполнени  операций извлечени  квадратного корн , возведени  в квадрат и умножени  за счет увеличени  времени распространени  переносов в строках матрицы 23.

Цель изобретени  - сокращение аппаратурных затрат.

Шставленна  цель достигаетс  тем, что устройство дл  возведени  в квадрат, извлечени  квадратного корн ,- умножени  и делени , содержащее матрицу вычислительных  чеек, причем каждый столбец матрицы содержит K+h-l вычислительных  чеек (где К- номер столбца, К 1, п , п разр дность операндов) и коммутатор переноса, первый и второй выходы которого соединены соответственно с первым и вторым управл ющими входами последних вычислительных  чеек каждого столбца матрицы, первый и второй управл ющие выходы К + 1-Й вычислительной  чейки (К- номер  чейки) каждого столбца матрицы соединены соответственно с первым и вторым управл ющими входами К-й вычислительной  чейки матрицы этого же столбца, выход переноса К-й вычислительной  чейки каждого столбца соединен с входом.переноса К+1-Й вычислительной  чейки этого же-столбца, содержит блок задани  :режимов, первый, второй, третий, четвертый, п тый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого; содержит К+2 вычислительных  чеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные  чейки, элемент ИЛИ и коммутатор операнда, выходы переноса последних вычислительных  чеек столбцов с первого по п/2 матрицы соединены с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса N столбца (Nc3no п/2ис п/2+2 по h) соединены соответственно с входами первого и третьего операндов последних вычислительных  чеек Ч-1-го столбца, входы третьего операнда К.-х вычислительных  чеек (, к+1) каждого столбца матрицы соединены соответственно с выходам элементов ИЛИ этого же столбца, вход извлечени  корн  устройства соединен с первым входом элемента ИЛИ, управл ющим входом коммутатор операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных  чеек управл ющим входом коммутатора переноса столбцов с Г по п/2 матрицы , вход Извлечение квадратного корн  или деление устройства соединен с первым входом элемента ИЛ управл кщигии входами коммутаторов

операндов, входами переноса первой и входами первого и третьего операндов вычислительных  чеек, управл ющим входом коммутаторов переноса столбцов с п/2+1-го по г и входами первого и третьего операндов последней вычислительной  чейки п-го столбца матрицы, второй управл ющий выход и выход первого операнда первой вычислительной  чейки 1-го столбца (,п ) соединены соответственно с первым и .вторым вхо .дами коммутаторов операнда того же столбца матрицы, выходы коммутаторов операндда N-ro столбца (кроме Ь) . N n) соединены с входом первого операнда торой вычислительной  чейки N+1-го столбца матрицы соответственно, выходы суммы первой и второй вычислительных  чеек первого столбца матрицы соединены соответственно с входами второго операнда К +1-й и К+2-Й вычислительных  чеек второго столбца матрицы, выходы суммы К вычислительных  чеек (, -R + l) N-ro столбца (, n/2-l и n/2+l, n-1) соединены соответственно с входами второго операнда k+2-x вычислительных  чеек (, X) N+1-го столбца, выходы первого операнда к-х вычислительных  чеек

(КгЗ, K.+1)N -го столбца (М 2, h/2-l и n/2-l, п -1) соединены соответственно с входа1«ш первого операнда К+1-х вычислительных  чеек N+1-го столбца матрицы, выходы первого коммутатора соединены соответственно с входами второго операнда к-х вычислительных  чеек (, ) п/2+1-го столбца матрицы, выходы второго коммутатора соединены соответственно с входами первого операнда К-х ВЕЛЧИСЛИтельных чеек (, ) п/2+1-го столбца матрицы, выходы п младших разр дов седьмого коммутатора соединены соответственно с входами второго операнда первой и второй вычислительных  чеек столбцов с n/2+l по п матрицы, выходы n/2+l старших разр дов седьмого коммутатора соединены соответственно с первой группой входов первого коммутатора, входы первого операнда устройства соединены соответственно с первой группой входов четвертого коммутатора , входами группы элементов НЕ, первой группой входов второго коммутатора , входами первого операндов первых вичислительных  чеек столбцов с n/2+l по п матрицы, входы второго операнда устройства соединены соответственно с входами младших разр дов сумматора остатка, первой группой входов седьмого коммутатора , первой группой входов п того коммутатора, втора  группа входов которого соединена с входами логического нул  устройства, втора 

группа входов седьмого коммутатора соединена соответственно с выходами регистра остатка, выход знакового разр да которого соединен с управл ющим входом сумматора-вычитател  частного, выходы сумматора остатка соединены соответственно с входами регистра остатка, входы третьего операнда устройства соединены соответственно с вторыми входами элементов ИЛИ каждого столбца с rt/2+l по п матрицы, с первыми группами входов шестого коммутатора , вторые группы входов которого соединены соответственно с выходами группы элементов НЕ, выходы шестого коммутатора соединены соответственно с входами элементов. ИЛИ каждого столбца с 1 по п/2, выходы п того коммутатора соединены соответственно с входами второго операнда второй и первой вычислительных  чеек каждого столбца с 1 по п/2 матрицы, выходы четвертого коммутатора соединены соответственно с входами первого операнда первой вычислительной  чейки каждого столбца с 1 по п/2 матрицы, выход коммутатора операнда и выходы первого операнда к-х вычислительных  чеек (,1«+1) п/2 столбца соединены соответственно с второй группой входов второго коммутатора , выходы суммы К-X вычислительных  чеек (К.-1, ) п/2 столбца соединены соответственно с второй группой входов первого коммутатора , выходы суммы последних вычислительных  чеек N-ro столбца (, Г1/2) и К-х вычислительных  чеек (, Ж+1) п/2 столбца матрицы соединены соответственно с первой группой входов сумматора остатка, а. выходы суммы К-х -вычислительных йчеек (, In+1 ) п столбца соединены соответственно с второй группой входов сумматора остатка, начина  с П/2-ГО разр да, выходы суммы и переноса последних вычислительных  чеек каждого столбца с п/2-го по п матрицы соединены соответственно с первой и второй.группами входов сумматора, выходы которого соединены соответственно с первой группой входов третьего коммутатора, втора  группа входов которого соединена соответственно с выходами переноса последних вычислительных  чеек каждого столбца см/2+1 по п матрицы, выходы третьего коммутатора соединены соответственно с входами переноса коммутаторов переноса каждого столбца с п/2+1 по п матрицы, первой группой входов сумматора-вычитател  частного, входами ретастра частного, второйгруппой входов четвертого комиутатора, выходы регистр частного соединены с второй группой входов сумматора-вычитател  частного соответственно, третий выход коммутатора переноса n/2+l столбца соединен с первым входом блока задани  режимов, выход которого соединен с входами третьего и первого операндов последней вычисли-, тельной  чейки п/2-го столбца матрицы , управл ющий вход делени  устройства соединен с управл ющими входа0 ми всех коммутаторов, и вторым- входом блока задани  режимов, третий вход которого соединен с управл ющим входом извлечени  корн  устройства. Вычислительна   чейка содержит

5 элемент И, сумматор, коммутатор, причем первый вход элемента И соединен с входом первого операнда и выходом первого операнда вычислительной  чейки, второй вход

0 элемента И соединен с входом третьего операнда вычислительной  чейки, .выход элемента И соединен с первым входом сумматора, второй вход которого соединен с входом второго опе5 ранда вычислительной  чейки, первым входом коммутатора, второй вход которого соединен с выходом сумматора , вход переноса в младший разр д и выход переноса которого сое0 динены соответственно с входом переноса и выходом переноса вычисли|тельной  чейки, первый и второй управл ющие входы вычислительной  чейки, первый и второй управл ющие

5 входы вычислительной  чейки соединены соответственно с первым вторым управл ющими входами коммутатора и первыми выходами вычислительной  чейки, всзход коммутатора соединен

с выходом суммы вычислительной  чейки .

Коммутатор переноса содержит первый и второй элементы ИЛИ, первый и второй элементы НЕ, причем управл ющий вход коммутатора переноса со- . единен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен ,с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым вхо0 дом первого элемента ИЛИ и входом -переноса коммутатора переноса, выход второго элемента ИЛИ соединен с первым выходом коммутатора переноса и входом второго элемента НЕ,

5 выход которого  вл етс  вторым ВЕЛХОдом коммутатора переноса, выход первого элемента ИЛИ  вл етс  третьим выходом коммутатора переноса.

Блок задани  режимов содержит эле0 мент ИЛИ, элемент НЕ, элемент И, причем первый вход блока задани  режимов соединен с первым входом элемента И, второй вход которого соеди иен с выходом элемента .НЕ, вход 5 которого соединен с выходом элемента ИЛИ, первый вход которого соедилен с вторым входом, а второй вход с третьим входом блока задани  режимов , выходом блока задани  режимов  вл етс  выход элемента И.

На фиг, 1 приведена схема устройства дл  возведени  в квадрат, извлечени  квадратного корн , умножени  и делени ; на фиг. 2 .- схема первой части матрицы вычислительных  чеек; на фиг. 3 - Схема второй части матрицы вьмислительных  чеек; на фиг. 4 - схема блока задани  режимов; на фиг. 5 схема коммутатора . переноса; на фиг. 6 - схема вычислительной  чейки .

Устройство содержит первую 1 и вторую 2 части матрицы вычислительных  чеек, (n/2+l)-разр дный первый коммутатор 3, (п/2)-разр дный второй коммутатор 4, блок задани  режимов, сумматор б, третий п/2-разр дный коммутатор 7, п/2-разр дный четвертый коммутатор 8, празр дный п тый коммутатор 9, группу п/2 элементов НЕ 10, п/2- разр дный коммутатор 11, п/2- разр дны шестой коммутатор 12, ( )-разр дный сумматор 13 остатков, (Зп/2+ +2)-разр дный регистр 14 остатка, п/2-разр дный регистр 15 частного, п-разр дный сумматор 16 частного, входы второго операнда 17, первого операнда 18 и 19, вход второго операнда 20, третьего операнда 21 матрицы , вторую группу 22 входов коммутатора 3, первую группу 23 входов 1 оммутатора 4, выходы суммы 24 и опранд 25, выход суммы 26, первую группу 27 входов сумматора 13 остатка , выходы 28 суммы матрицы, вторую группу входов 29 сумматора 13 остатка, выходы 30 переноса матрицы первую 31 и вторую 32 группу входов сумматоров, первую 33 и вторую 34 группу входов третьего коммутатора 7, вторую 35 группу входов коммутатора 4, первую 36 группу входов сумматора-вычитател  16 частного, входы 37 переноса матрицы, вторую 38 группу входов сумматора-вычитател  частного, вход 39 первого оператора устройства, вторую 40 группу входов коммутатора 2, первую 41 группу входов коммутатора 4, вторую 42 группу входов коммутатора 11 вход 43 второго оператора, вторую 44 группу входов коммутатора 7, первую 45 и вторую 46 группы входов коммутатора 6, первую 47 группу входов коммутатора 7, выход 48 знакового разр да регистра остатка, управл кхций вход 49 сумматора-вычитател  частного, первую 50 группу входов коммутатора 3, вход 51 третьего операнда устройства, первую 52 группу входов коммутатора 11, первый вход 53 блока 5 задани  режимов , второй вход 54 и третий вход 55 блока згщани  режимов, выход 56 :переноса второй части 2 матрицы, вход 57 переноса первой части 1 матРИДЫ .

Матрица (фиг. 2 и 3 ) содержит коммутаторы 58 переноса, коммутаторы 59 операнда, элементы ИЛИ 60,

0 вычислительные  чейки 61, входы 62 первого операнда, входы 63 второго операнда, первые входы 64 элементов ИЛИ, входы65 третьего операнда, выходы 66 суммы вычислительных  че5 ек, выход 67 коммутатора операнда 59, выходы 68 первого операнда вычислительных  чеек, управл ющие входы 69 коммутаторов переноса, вторые входы 70 элементов ИЛИ, входы

0 71 переноса вычислительных  чеек 61, входы 72 переноса коммутаторов 58 переноса, третий 73, второй 74, первый 75, выходы коммутаторов 58 переноса ,, первый 76 и второй 77 управ5 л ющие входы вычислительных  чеек 61, первый 78 .и второй 79 входы коммутатора операнда 59.

Блок 5 задани  режимов (фиг. 4) содержит элемент И 80, элемент НЕ 81, элемент ИЛИ 82.

Коммутатор 58 переноса (фиг. 5) содержит элементы ИЛИ 83 и 84, элементы НЕ 85 и 86.

Вычислительна   чейка 61 содержит элемент И 87, сумматор 88, коммутатор) 89.

Введенные в устройство коммутаторы обеспечивают подключение к входам матрицы информационных шин,

соответствующих заданному типу операции . Блок задани  режимов обеспечивает при выполнении операций возведени  в квадрат и умножени  передачу сигнала переноса из второй

части матрицы в первую. Сумматор при выполнении операции делени  исключает пропадание старших раз- р дов остатков и св занное с этим искажение результата. Сумматор остатков предназначен дл  вычитани  суммы неучтенных при определении старших (младших)разр дов частного частей де штел  из остатка, получаемого после определени  значени  П/2-ГО .(п-го) разр да частного. Сумматор остатков преобразовывает также полученный полный остаток (в первом такте делени  с учетом младших разр дов делимого) в пр мой код. Код младших (п/2) разр дов частного может быть положительньш или отрицательным. В последнем случае cyi iaTop частного осуществл ет вычитание кода младших (п/2) разр дов частного из кода старших

(п/2) разр дов частного.

Устройство работает следующим образом.

фи вьтолнении операции возведени  в квадрат по входу 43 второго исходного операнда через п тый 9 и седьмой 12 коммутаторы на входы 20 матрицы вычислительных  чеек поступает 2п-разр дный код

00.,.00 при выполнении операции вида или код числа В при выполнении операции вида .

По входу 39 первого и по входу 51 второго исходных операндов код возводимого в квадрат числа А поступает соответственно на входы 19 (старшие п/2 разр дов - через четверть коммутатор 8) и на входы 21 (старшие п/2. разр дов - через шестой коммутатор 11) матрицы вычислительных  чеек. В вычислительных  чейках 61.матрицы элементами И 87 вырабатываютс  поразр дные логические произведени  возводимого в квадрат числа. Поразр дные логические произведени  суммируютс  сумматорами 88 вычислительных  чеек 61. Переносы из вычислительной,  чейки 61 старшего разр да каждого N-ro столбца матрицы (М7П/2) через сумматор б, коммутатор 7 и коммутаторы 58 переноса поступают дл  суммировани  на входы вычислительной  чейки 61 старшего разр да (N-1 )-го столбца матрицы. Перенос из старшего разр да (п/2+1.)-го столбца матрицы проходит , кроме того/ через блок5 задани  режимов. Переносы/из вычислительной  чейки б1 старшего разр -. да N-ro (, п/2-1,...3) столбца матрицы поступают дл  суммировани  на входы вычислительной  чейки 61 старшего разр да (N-l)-ro столбца матрицы через соответствующие коммутаторы 58 переноса. Ifepвый 3 и второй 4.коммутаторы пропускают соответственно получении в первой части 1 матрицы код суммы с частных произведений и код старших разр дов возводимого в квадрат числа во вторую часть 2 матрицы Результат операции возведени  в квадрат снимаетс  с выходов Сумма 28 .п -го столбца матрицы и с выходов Сумма 26 старших разр дов столбца матрицы (кроме первого). Наличие сигналов на выходах 30 переноса вычислительных  чеек 61 старших разр дов первого и второго столбцов матрицы при выполнении операции вида +В говорит о перполнении .

. Операци  умножени  выполн етс  за два такта. В первом такте по входу 39 поступает м-разр дный код .-первого сомножител  А 1, а по входу 51 -п -разр дный код второго .сомножител  А 2. Полученный код на

выходах Сумма 28 и 26 запоминает . с . Во втором такте по входу 39 поступает код второго сомножител  А 2, а по входу 51 - код первого сомножител  А 1. Снимаемый после окончани  переходных процессов с выходов 28 и 26 матрицы код суммируетс  с полученным в первом такте. Результат суммировани  - удвоенное произведение двух чисел ( Y 2АцУ О Agb Если пи входу 43 второго исходного операнда на входы 20 матрицы поступает код В 1, а во втоipOM такте - код В 2, то результат (Операции будет соответствовать ко5 ду Ц-2-А 1-А 2Ч-В 2.

Ши выполнении операции извлече- , ни  квадратного корн  по входу 43 второго исходного операнда подаетс  код подкоренного выражени , кото0 рый через п тый 9 и седьмой 12 коммутаторы проходит на входы 20 второй группы соответственно первой 1 и второй 2 частей матрицы. По входу 39 первого исходного операнда 5 и по входу 51 второго исходного операнда на входы матрицы вычислительных  чеек поступают соответственно коды 0...0 и 1...1 .В каждом N-M столбце матрицы, начина  с пер0 вого,.из остатка от (N-1 )-го вычитани  вычитаетс  код а а ... сдвинутый на два разр да ff каждом последующем столбце матрицы относительно предыдущего. Сигналы с выхода 5 30 переноса из старшего разр да N-ro столбца матрицы, соответств ующий искомому значению а, поступает на вход соответствующего, разр да регистра результата, а также через д коммутатор 58 переноса (во второй части 2 матрицы также через сумматор 6 и третий коммутатор 7) на входы 76 и 77 вычислительных  чеек 61 N-го столбца матрицы дл  управа лени  выдачей остатка в (N+1 ) стол- бец матрицы и на вход 79 коммутатора операнда 59 N-го столбца матрицы дл  формировани  кодов .. .а.... aj.,01 (N+l,...,n-l). Сигнал операции извлечени  квадратного 0 корн , поступаквдий по шине Извлечение в первую часть 1 матрицы и по шине Извлечение или деление во вторую 2 часть матрицы, управл ет работой коммутаторов 58 переноса, 5 коммутаторов 59 операнда и используе .тс  при формировании дополнительного кода числа ... Пэсле окончани  выполнени  операции с выходов 28 л -го столбца матрицы 0 снимаетс ,код остатка.

фи выполнении операции делени  код делимого поступает по входу 43 второго исходного операнда, инверсный код делител  - по входу 39 5 первого исходного операнда, по входу 51 третьего исходного операнда поступает код 1...1 , а по шинам логического нул  на входы 46 п того коммутатора 9 поступает код .0...0

Операци  делени  выполн етс  в два такта. В первом такте операции делени  код старших (Зп/2+1) раз- . р дов- делимого проходит через седьмой коммутатор 12 на входы 17(через коммутатор 3) и на входы 20 второй части 2 матрицы. Код делител  поступает на входы 18 (через второй коммутатор 4 ) и на входы 19 второй части 2 матрицы. В каждом N-M столбце (N n/2+l,...п) второй части 2 матрицы осуществл етс  вычитание в дополнительном коде делител , имеющей вид ООа|,. . .a. Oa|j. из кода остатка, поступающего с выходов 66 (N-l)-ro столбца матрицы , дополненного в двух младших разр дах соответствующими двум  разр дами кода делимого. Формирующиес  в сумматор 6 переносы проход т через третий коммутатор 7, поступают на входы регистра старших разр дов частного 15, по входам 37 матрицы - в соответствующие коммутаторы 58 переноса и на входы четвертого коммутатора 8. Код на выходах переноса сумматора 6 соответствует старшим п/2 разр дам частного с точностью до младшего из них (при условии, что делитель нормализован , в противном случае точность может быть ниже ). Коммутаторы 58 переноса в зависимости от полученного кода разр да частного управл ют выдачей остатка из -го в (м+1)-й столбец матрицы. Четвертый коммутатор 8 пропускает код старших разр дов частного на вхо .ды 19 первой части 1 матрицы. На входы 21 первой части 1 матрицы через группу элементов НЕ 10 и шеетой коммутатор11 проходит пр мой код соответствующих младших разр дов делител . В первой части 1 матрицы осуществл етс  суммирование кодов вида Oa.j. .. .ад (N h/2+l,..., и) и л/2 кодов вида Оа.,цОО...О , причем суммирование каждого иэ этих кодов осуществл етс  вычислительными  чейками, расп ложенными по диагонали в разных столбцах первой части 1 матрицы. Сумма указанных кодов соответствует сумме частей делител ,не участвовав.ших в вычитании, во второй части 2

матрицы ( с учетом полученных значений соответствующих разр дов частного ). Процесс суммировани  в первой части 1 матрицы заканчиваетс  к моменту завершени  переходных процессов во второй части 2 матрицы . Устройство позвол ет выполн ть операции , V-Ai-Al,

, v e +2AiA2 + e2,У:Vc и угс/«.

и . Операци  делени  реализуетс  в предлагаемом устройстве без увеличени  количества вычислительных  чеек в матрице и без снижени  быстродействи  при выполнении других операздий. .Суммирование .в операци х видау А --В и + 2Al производитс  без аппаратурных и временных затрат. В предлагаемом устройстве операции над числами с разр дностью в два раза меньше основной выполн ютс  с большим , быстродействием, кроме того, в этом случае возможно одновременное выполнение двух операций различных видов (в первой и второй част х матрицы). Устройство содержит (,п-2)/2 вычислительных  чеек , семь коммутаторов с общей разр дностью 5п+2, три сумматора с общей разр дностью 3h+2 и два ре гистра с общей разр дностью 2п+2.

В устройстве-прототипе матрица содежит (3n2-h)/2 вычислительных  чеек и 2п+1 разр дный сумматор. Затраты на одну вычислительную  чейку превышают в два раза затраты на один разр д коммутаторам сумматора.

Сравним затраты оборудовани , выраженные в количестве разр дов п сумматоров и коммутаторов и количестве гт вычислительных  чеек, прототипа и предлагаемого устройства.

,4n.,

Р. ..2.3П.2.2П.2 ,

.где Р.- затраты оборудовани  в прототипе ; Рх- затраты оборудовани  предла Й

гаемого устройства.

p..4n2M4n-4 0 Из решени  уравнени  следует , что предлагаемое устройство обладает меньшими аппаратурными затратами прИП,4, где п - разр дность операндов.

5J

f

75

7

цз

д: И

551 |5«

(puz.€

Claims (4)

1. УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, УМНОЖЕНИЯ И ДЕЛЕНИЯ,содержащее матрицу вычислительных ячеек, причем каждый столбец матрицы содержит к+п-1 ячеек (где к - номер' столбца, К>=1, η, η - разрядность операндов) и коммутатор переноса, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами последних вычислительных ячеек каждого столбца матрицы, первый и второй управляющие выходы К-+1-Й вычислительной ячейки (’К® номер ячейки ) каждого столбца матрицы соединены соответственно с первым и вторым управляющими входами К—й вычислительной ячейки матрицы этого же столбца, выход переноса к-й вычислительной ячейки каждого столбца соединен с входом переноса K+1-й вычислительной ячейки этого же столбца, отличающееся тем, что, с целью сокращения аппаратуры, оно содержит блок задания режимов, первый, второй, третий, четвертый, пятый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого, содер жит к+2 вычислительных ячеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные ячейки, элемент ИЛИ и коммутатор операнда, выходы переноса последних вычислительных ячеек столбцов с первого по п/2 матрицы соединены, с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса N столбца . (Ν с 3 по п/2 и с п/2+2 до п) соединены соответственно с входами первого и третьего операн дов последних вычислительных ячеек N-1-го столбца, входы третьего операнда К-х вычислительных ячеек (К=1,к+1) каждого столбца матрицы соединены соответственно с выходами элементов ИЛИ этого же столбца, вход извлечения корня устройства соединен с первым входом элемента

ИЛИ, управляющим входом коммутатора операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммута*· тора переноса столбцов с 1 по п/2 матрицы, вход “Извлечение квапратного корня или деление устройства соединен с первым входом элемента ИЛИ, .' управляющими входами коммутаторов операндов, ‘входами переноса первой и входами первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммутаторов переноса столбцов с п/2+1-го по η н* о СП со сл и входами первого и третьего операндов последней вычислительной ячейки п-’го столбца матрицы, второй управляющий выход и выход первого операнда первой вычислительной ячейки N-го столбца (N=l,n) соединены соответственно с первым и вторым входами коммутаторов операнда того же столбца матрицы, выходы коммутаторов операнда N-ro >

столбца (кроме N=n/2 и N=n) соединены с входом первого операнда второй вычислительной ячейки N+1-го столбца матрицы соответственно, выходы суммы первой и второй вычислительных ячеек первого столбца матрицы соединены соответственно с входами второго операнда κ+1-й и κ+2-й вычислительных ячеек второго столбца матрицы, выходы суммы К вычислительных ячеек (К-1,‘к+1) N-го столбца (N=2, n/2-l и п/2+1, η-l) соединены соответственно с входами второго операнда K+2-x вычислительных ячеек (К=1,к) N+1-го столбца матрицы, выходы первого коммутатора соединены соответственно с входами второго операнда К-х вычислительных ячеек (К=3^ кΏ) п/2+1-го столбца матрицы, выходы второго коммутатора соединены соответственно с входами первого операнда К-х вычислительных ячеек (К-3, к+1) n/2+1-го столбца матрицы, выходы η младших разрядов седьмого коммутатора соединены соответственно с входами второго операнда первой и второй вычислительных ячеек столбцов с п/2+1 по η матрицы, выходы И/2+1 старших разрядов седьмого коммутатора соединены соответственно с первой группой входов первого коммутатора, входы первого операнда устройства соединены соответственно с первой группой входов четвертого коммутатора, входами группы элементов НЕ, первой группой входов второго коммутатора, входами первого операндов первых вычислительных ячеек столбцов с н/2+1 по' η матрицы, входы второго операнда устройства соединены соответственно с входами младших разрядов сумматора остатка, первой группой входов седьмого коммутатора, первой группой входов пятого коммутатора, вторая группа входов которого соединена с входами логического нуля устройства, вторая группа входов седьмого коммутатора соединена соответственно с выходами регистра остатка, выход знакового зазряда которого соединен с управляющим входом сумматора-вычитателя частного, выходы сумматора остатка соединены соответственно с входами регистра остатка, входы третьего операнда устройства соединены соответственно с вторыми входами элементов ИЛИ каждого столбца с n/2+l по η матрицы, с первыми группами входов шестого коммутатора, вторые группы входов которого соединены соответственно с выходами группы элементов НЕ, выходы шестого коммутатора соединены соответственно с входами элементов

ИЛИ каждого столбца с 1 по п/2, выходы пятого коммутатора соединены соответственно с входами второго операнда второй и первой вычислительных ячеек каждого столбца с 1 по п/2 матрицы, выходы четвертого коммутатора соединены соответственно с входами первого операнда первой вычислительной ячейки каждого столбца с 1 по п/2 матрицы, выход коммутатора операнда К-х вычислительных ячеек (К=1, к+1) п/2 столбца соединены соответственно с второй группой входов второго коммутатора, выходы суммы К-х вычислительных ячеек (К=Т^ к+1) п/ 2 столбца соединены соответственно с второй группой входов первого коммутатора, выходы суммы последних вычислительных ячеек N-ro столбца (М=2, п/2) и К-х вычислительных ячеек (К=1, к+1)п/2 столбца матрицы соединены соответственнр с первой группой входов сумматора остатка, а выходы суммы к-х вычислительных ячеек (К=1, к+1) η столбца соединены соответственно с второй группой входов сумматора остатка, начиная с η/2-го разряда, выходы суммы и переноса последних вычислительных ячеек каждого столбца с η/2-го по rt матрицы соединены соответственно с первой и второй группами входов сумматора, выходы которого соединены соответственно с первой группой входов третьего коммутатора, вторая группа входов которого соединена соответственно с выходами: переноса последних вычислительных ячеек каждого столбца с n/2+l по η матрицы, выходы третьего коммутатора соединены соответственно с входами переноса коммутаторов переноса каждого столбца с η/2+1 по η матрицы, первой группой входов сумматора-вычитателя частного, входами регистра частного, второй группой входов четвертого коммутатора, выходы регистра частного соединены с второй группой входов сумматора-вычитателя частного соответственно, третий выход коммутатора переноса n/2+l столбца соединен с первым входом блока задания режимов, выход которого соединен с входами третьего и первого операндов последней ‘вычислительной ячейки π/2-го столбца матрицы, управляющий вход деления устройства соединен с управляющими входами всех коммутаторов и вторым входом блока задания режимов, третий вход которого соединен с управляющими входом извлечения корня устройства.

2. Устройство ПОП; 1, о т л и чающееся тем, что вычислительная ячейка содержит элемент И, сумматор, коммутатор, причем первый вход элемента И соединен с входом первого операнда и выходом первого операнда вычислительной ячейки, второй вход элемента И соединен с входом третьего операнда вычислительной ячейки, выход элемента И соединён с первым входом сумматора, второй вход которого соединен с входом второго операнда вычислительной ячейки, первым входом коммутатора, второй вход которого соединен с выходом сумматора, вход переноса в младший разряд и выход переноса которого соединены соответственно с входом переноса и выходом переноса вычислительной ячейки, первый и второй управляющие входы вычислительной ячейки соединены соответственно с первым и вторым управляющими входами коммутатора и первыми выходами вычислительной ячейки, выход коммутатора соединен с выходом суммы вычислительной ячейки.

3. Устройство поп. 1,' отличающееся тем, что коммутатор переноса содержит первый и второй элементы ИЛИ, первый и второй элементы НЕ, причем управляющий вход коммутатора переноса соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого элемента ИЛИ соединен с первым выходом коммутатора переноса и входом второго элемента НЕ, выход которого является вторым выходом коммчтатора переноса, выход первого элемента ИЛИ является третьим выходом коммутатора переноса.

4. Устройство по п..1, о т ли чающееся тем, что блок задания режимов содержит элемент ИЛИ , элемент НЕ, элемент И, причем первый вход блока задания режимов соединен с первым входом элемента И, второй вход которого соединен с выводом элемента НЕ, вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с вторым входом, а второй вход с третьим входом блока задания режимов , выходом блока задания режимов является выход элемента И.