SU1062715A1 - Специализированный процессор обработки данных - Google Patents

Abstract

1. СПЕЦИАЛИЗИРОВАННЫЙ ПРОЦЕССОР ОБРАБОТКИ ДАННЫХ, содержащий четыре группы регистров, входной регистр, выходной регистр, умножитель , сумматор, регистр, три счетчика адреса, первый регистр кода операций, регистр числа операций , счетчик циклов, два счетчика текущих значений адреса, коммутатор адресных сигналов, блок сравнени , регистр адреса, счетчик числа операций, блок управлени , информационный выход входного регистра соединен с инфор1-1ационными входаьш. регистров первой и второй групп, информационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регистров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом умножител , выход которого подключен к информационному входу регистра, информационные выходы регистров второй группы соединены с вторым входом умножител , информационный выход входного регистра подключен к ;информационному входу регистра кода операции , информационным входам трех счетчиков адреса, информационному входу счетчика циклов и информационному входу регистра числа операций , информационный выход которого подключен к первому входу блока сравнени ,, второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и второго счетчиков адреса соединены с информационными входами соответственно первого и второго счетчиков текущих значений адреса, информационные выходы которых подключены к информационному входу регистра адреса , информационный выход которого  вл етс  выходом адреса процессора, СЛ первый выход коммутатора адресных сигналов соединен с управл ющими, входами двух счетчиков текущих значений адреса и счетчика числа операций , второй выход коммутатора адресных сигналов подключен к управл ющему входу регистра адреса, информационный вход которого соединен с информационным выходом третьего счетчика адреса, управл ющий вход которого подключен к третьему выходу коммутатора адресных сигналов, четвертый выход которого соединен с управл ющими входами первого и второго счетчиков адреса, п тый выход крммутатора адресных сигналов подключен к управл кицему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра  вл ютс  соответственно информационным входом и информационным выходом процессора , отличающий с  тем, что, с целью повышени  точности, в него введены п та , шеста , седьма  и восьма  группы регистров, сум матор пор дков, второй регистр, вычитатель пор дков, первый и ато

Description

рой коммутаторы, сдвиговый коммутатор и блок нормализации, первый выход которого соединен с входами разр дов пор дка выходного регистра первым входом первого коммутатора и входом вычитаемого вычитател  пор дков , выход знакового разр да которого подключен к второму вхрду первого ком1 татора и первому входу второго коммутатора, первый выход которого соединен с входом сдвигового коммутатора, выход которого соединен с первым входом сумматора , второй вход которого подключен к выходу второго коммутатора, второй вход которого соединен с информационным выходом первого регистра , .информационный .выход входного регистра подключен к информационным входам регистров п той труппы, информационные выходы которых соединены с информационными входами регистров п той группы, входом первого уменьшаемого вычитател  пор дков , третьим входом первого коммутатора и информационными входами регистров шестой группы, информационные выходы которых подключены к первому входу сумматора пор дков, выход которого соединен с информационным входом второго регистра, информационный выход которого подключен к входу второго уменьшаемого илчитател  пор дков и четвертому входу первого коммутатора, выход которого соединен с информационными входами регистров седьмой группы , информационные выходы которых подключены к первому входу блока нормализации, второй выход которого .соединен с разр дгиии мантиссы выходного регистра и третьим входом четвертого коммутатора, четвертый вход которого подключен к информационным выходам регистров первой группы, информационный выход входного регистра соединен с информационными входами регистров восьмой группы, информационные выходы которых соединены с вторым входом сумматора пор дков, выход разр дов числа вычитател  пор дков соединен с управл ющим входом сдвигового ко1имутатора, информационные выходы регистров четвертой группы соединены с вторым входом блока нормализации , причем блок управлени  содержит генератор импульсов, первый и второй триггеры, элемент ИЛИ, элемент И, дешифратор кода операции , первый и второй распределители импульсов, группу элементов И и группу элементов ИЛИ, выход дешифратора кода операций соединен с первыми входами элементов И группы и входами элемента ИЛИ, выход которого подключен к входу первого

триггера, выход которого, соединен с первым входом элемента И, выход, которого подключен i входам первого и второго распределителей импульсов , выходы которых соединены соответственно с вторым и третьим входами элементов И группы, выходы которых подключены соответственно к входам элементов ИЛИ группы, выход второго триггера соединен с вторым входом элемента И, третий вход которого подключен к выходу генератора импульсов, выход первого элемента ИЛИ группы соединен с управл ющими входами регистров первой и п той групп, выход второго элемента ИЛИ группы соединен с управл ющими входами регистров второй и восьмой групп, выход третьего элемента ИЛИ группы соединен управл кицими входами регистров третьей и шестой трупп, выход четвертого элемента ИЛИ группы подключен к управл ющему входу умножите , выход п того элемента ИЛИ соеинен с входом разрешени  приема второго уменьшаемого вычитател , выход шестого и седьмого элементов ЛИ подключены к управл ющим вхоам соответственно первого и втоого коммутаторов, выход восьмого лемента ИЛИ группы соединен с вхоом разрешени  приема первого меньшаемого вычитател , выход дев того элемента ИЛИ группы подключен к управл ющим входам регистров четвертой и седьмой групп, выход первого распределител  импульсов блока управлени  соединен с входом коммутатора адресных сигнгшов, информационный выход счетчика циков подключен к входу второго триггера блока управлени , выход блока сравнени  соединен с четвертым входом последнего элемента И группы блока управлени , информационный выход регистра кода операции подключен к входу дешифратора кода операции блока управлени ,

2. Устройство по п. 1, отличающеес  тем, что блок нормализации содержит сумматор пор дков , кс 1мутатор, шифратор и сдвиговый коммутатор, выход коммутато-i а соединен с входом шифратора, выход которого подключен к упвав ющему входу сдвигового коммутатора и первому входу сумматора пор дков , первый вход которого  вл етс  первым входом блока нормализации,

входы разр дов сдвигового кокпчутатора объединены с входами разр дов коммутатора и  вл ютс  вторым входом блока нормализации, причем управл ющие входы коммутатора объединены с входами первых двух разр дов коммутатора, выход сумматора

пор дков.и выход сдвигового коммутатора  вл ютс  соответственно

первым и вторым выходами блока нормализации .

Изобретение относитс  к вычислительной технике и предназначено дл  обработки массивов данных при решении задач спектрального анализа .

Известно устройство дл  выполнени  быстрого преобразовани  Фурье, содержащее четыре входных регистра, регистры комплексной весовой функции , коммутатор сомножителей, блок управлени , блок умножени , регистры произведений, коммутатор слагаемых , сумматор, регистры сумкы СП.

Данное устройство не позвол ет /обрабатывать массивы данных с высокой точностью, т.е. в формате с плавающей зап той.

Наиболее близким к предлагаемому  вл етс  устройство, содержащее вхоной регистр, вход которого  вл етс  входом устройства, а выход подключен к первым входам первого и второто блоков регистров стекового типа, первого, второго и третьего счетчиков адреса, счетчика циклов, к входс1м регистра кода операции и егистра числа операции, выход которого подключен к первому входу схемы сравнени , вторые входы первого и второго счетчиков адреса, первые входы первого и второго счетчиков текущего адреса, вторые входа третьего счетчика адреса и счетчика цилов , вход счетчика числа операций соединены с 5выходами коммутатора адресных сигналов, выход счётчика числа операций соединен со вторым входом схемы сравнени , выходы первого и второго счетчиков адреса соединены с вторыми входами первого и второго счетчиков текущего адреса, выходы которых и выход третьего счетчика гщреса подключены к первому, второму и третьему входам регистра адреса, выход которого  вл етс  адресным выходом устройства, а четвертый вход соединен с выходом коммутатора адресных сигналов, выход первого блока регистров стекового типа соединен со своим вторым входом и с информационным входом третьего блока регистров стекового типа, выход второго блока регистров стекового типа соединен со CBOHKJ вторым входом и с первым входом перемнсэжител , второй вход которого соеданен с выходом третьего блока регистров стекового типа, выход перемножител  соединен с входом первого промежуточного регистра, выход сумматора соединен с информационным входом четвертого блока регистров стекового типа, выход выходного регистра  вл етс  информационным выходом устройства, входы блока управлени  соединены ,с выходом

0 регистра кода операции и с выходами схема сравнени  и счетчика циклов, выходы блока управлени  соединены с управл ющими входами блоков регистров стекового типа и перемножител  C2J.

5

Недостатком этого устройства  вл етс  то, что в нем массивы данных могут обрабатыватьс  только в

0 формате с фиксированной зап той. В этом случае оно эффективно при обработке однородных массивов, характеризующихс  небольшим динамическим диапазоном. Обработка неод5 нородных массивов данных с большим динамическим диапазоном в формате с фиксированной зап той св зана с большими пограиност ми. Кроме того, при выполнении алгоритма быстрого :

0 преобразовани  Фурье в формате с фиксированной зап той результат умножени  исходных данных на значени  синусно-косинусной матрицы получаетс  двойной длины. Дл  полу5 чени  результата той же разр дности , что имеют входные данные, примен етс  маскирование - выделение старших разр дов результата. Старший значащий разр д при этом задаетс  nporpaNMiCTOM. Возможны ситу0 ации, при которых значащими разр дами результата будут несколько мпадиих разр дов, а остальные разр ды будут иметь нулевое значение. Маскирование такого результата и

5 использование его в качестве исходных данных дл  последующего этапа ВПФ приводит к искажению реаль- , ного массива, который подвергаетс  анализу. Во избежание этого в

0 устройстве при выполнении операции БПФ -росле каждого этапа обработки необходимо проводить сдвиг результата влево с запоминанием количества сдвигов. Выполнение указанных

5 процедур требует и дополнительного . Оборудовани , и усложнени  математического обеспечени . Целью изобретени   вл етс  повы шение точности обработки дацных. Поставленна  цель достигаетс  тем, что в специализированный процессор обработки данных, содержащи четыре группы регистров, входной регистр, выходной регистр, умножитель , сумматор, регистр, три сче чика адреса, первый регистр кода операций, регистр числа операций, счетчик циклов, два счетчика текущих значений адреса, ко1 мутатор ад ресных сигналов, блок сравнени ,, регистр .адреса, счетчик числа опер ций, блок управлени , информационн выход входного регистра соедийен с информационными входами регистров первой и второй групп, информационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регист ров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом умножител , выход которого подключен к информационному входу регистра , информационные выходы рёги ров второй группы соединены с вторым входом умножител , информационный выход входного регистра подключен к инс юрмаци:онному входу регистра кода операции, информационным входам трех счетчиков адреса, инфор мационному входу счетчика циклов , и информационному входу регистра числа операций, информационный выход которого подключен к первому входу блока сравнени , второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и вто рого счетчиков адреса соединены с информационными входами соответс венно первого и второго счетчиков текущих значений адреса, информационные выходы которых подключены к информсщионному входу регистра адреса, информационный выход которого  вл етс  исходом адреса процессора , первый выход коммутатора адресных сигналов соединен с управл ющими входами двук счетчиков текущих значений адреса и счетчика числа операций, второй выход комму татора адресных стгналов подключен к управл ющему входу регистра адреса, информационный вход которо го подсоединен к информационному выхо ду третьего счетчика адреса, управ л ющий вход которого подключен к т тьему выходу коммутатора адресных сигналов, четвертый выход которого со1динен с управл ющими входами первого и второго счетчиков адреса, п тый выход коммутатора адресных сигналов подключен к управл ющему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра  вл ютс  соответственно информационным входом и информационным выходом процессора, введены , шеста , седьма  и восьма  группы регистров, сумматор, пор дков, второй регистр, вычитатель пор дков, первый и второй коммутаторы, сдвиговый коммутатор и блок нормализации ,, перв.ый выход которого соединей с входами разр дов пор дка выходного регистра, первым входом первого коммутатора и входом вычитаемого вычитател  пор дков, .выход знакового разр да которого подключен к второму входу первого коммутатора и первому входу второго коммутатора, первый выход которого соединен с входом сдвигового коммутатора, выход которого соединен с первым входом сумматора , второй вход которого подключен к выходу второго коммутатора, второй вход которого соединен с ин-. формационным выходом первого регистра , информационный выход входного регистра подключен к инфорМсщионным входам регистров п той группы, информационные выходы которых соединены с информационными входами регистров п той группы, ВХОДОМ первого уменыиаемого вычитател  пор дков, третьим входом первого коммутатора и информационными входами регистров шестой группы , информационные выходы которых подключены к первому входу сумматора пор дков, выход которого соединён с инфор -1ационным входом второго регистра, информационный выход которого подключен к входу второго уменьшаемого вычитател  пор дков и четвертому вхоДу первого коммутатора, выход которого соединен с информационными входами регистров седьмой группы, информационные , выходы которых подключены к первому входу блока нормализации, второй выход которого соединен с, разр дами мантиссы выходного регистра и третьим входом четвертого коммутатора , четвертый вход которого подключен к информационным выходам регистров первой группы, информационный выход входного регистра соединен с информационными входами регистров восьмой группы, информационные выходы которых соединены с вторым входом сумматора пор дков, выход разр дов числа вычитател  пор дков соединен с управл кхцим входом сдвигового коммутатора, ииформационные выходы регистров четверToft группы соединены с вторым входом блока нормализации, причем блок управлени  содержит генератор импульсов , первый и второй триггеры , элемент ПЛИ, элемент И, дешифратор кода операции, первый и второй распределители импульсов, группу элёменгов И и группу элементов ИЛИ, выход дешифратора кода операций соединен с первыг.и входами элементов И группы и входами элемента ИЛИ, выход которого подключен к входу первого триггера, выход которого соединен с первым входом элемента И, выход которого подключен к входам первого и второго распределителей иг тульсов, выходы которых соединены.соответственно с вторым и третьим входами элементов И группы, выходы которых подключены соответственно к входам элементов НЛН группы, выход второго триггера соединен с вторым входом элемента И, третий вход которого подключен к выходу генератора импульсов, выход первого элемента ИЛИ -группы соединен с управл ющими входами регистров первой и п той групп, выход второго элемента ИЛИ группы соединен с управл ющими входами регистров второй и восьмой групп, выход третьего элемента ИЛИ группы соединен с управл югцимк входами

.регистров третьей и шестой групп, выход, четвертого элемента ИЛИ группы подключен к управл ющему входу умножител , выход п того элемента ИЛИ соединен с входом разрешени  приема второго уменьшаемого вычитател у выход шестого и седьмого элементов ИЛИ подключены к управл ющим соответственно первого и второго коммутаторов, выход восьмого элемента ИЛИ группы соединен с входом разриаени  приема первого уменьшаемого вычитател  выход дев того элемента ИЛИ группы подключен к управл ющим входам регистров четвертой и седьмой групп, выход первого распределител  импульсов блока управлени  с входом коммутатора адресных сигналов, информационный выход счетчика циклов подключен к входу второго триггера блока управлени , выход блока сравнени  соединен с четвертым входом последнего элемента И группы блока управлени , а информационны выход регистра кода опера .ции подключен к входу дешифратсфа кода операции блока управлени .

Кроме того, блок нормализации содержит сумматор пор дков, коммутатор , шифратор и сдвиговой коммутатор , выход коммутатора соединен с входом шифратора, выход которого подключен к управл ющему входу

сдвигового коммутатора и первому входу сумматора пор дков, первый вход которого  вл етс  первым входом блока нормализации, входы разр дов сдвигового коммутатора объединены с входами разр дов коммутатора и

 вл ютс  вторым входом блока нормализации , причем управл ющие входы коммутатора объединены с входами первых двух разр дов коммутатора , выход сумматора пор дков и выход сдвигового коммутатора  вл ютс  соответственно первым и вторым выходами блока нормализации.

На фиг. 1 представлена функциональна  схема специализированного процессора; на фиг, 2 - схема блока управлени ; на фиг. 3 - схема коммутатора адресных сигналов; на фиг. 4 - схема блока нормализации;

на фиг. 5 - схемы логического коммутатора и шифратора блока нормализации; на фиг. 6 - схема коммутатора блока нормализации.

Спецпроцессор содержит входной

регистр- 1, группы 2-7 регистров (стекового типа), сумматор 8 пор дков , умножитель 9, регистры 10 и 11, вычитатель 12 пор дков, коммутаторы 13 и 14, сдвиговый коммутатор 15, суглматор 16, группы 17 и 18 регистров (стекового типа), . блок 19 нормализации, выходной регистр 20, счетчики 21-23 адреса, регистр 24 числа операций, счетчик 25 циклов, регистр 26 кода операции , счетчики 27 и 28 текущих значений адресов, коммутатор 29 адресных сигналов, блок 30 сравнени , выходной регистр 31 адреса, счетчик 32 чи.сла операций, блок 33 управлеНИН ,, входы 34 и 35 и выходы 36 и 37 блока 19, входы 38-40 и выходы 41-50 блока 33 управлени , выходы 51-55 коммутатора 29.

Блок 33 управлени  (фиг. 2) содержит генератор 56 (тактовых) импульсов , дешифратор 57 кода операций , элемент ИЛИ 58, триггер 59, элемент,И 60, триггер 61, распределители 62 и 63 импульсов, элементы И 64, элементы ИЛИ 65.

Коммутатор 2 адресных сигналов (фиг, 3) содержит распределители 66 и 67 импульсов, элементы И 68, элементы ИЛИ 69.

Блок 19 нормапизации(фиг.4jсодер-жит коммутатор 70, шифратор 71, сумматор 72 пор дков, сдвиговый коммутатор 73.

KoffiMyTaTop 70 блока 19 нормализадии (фиг, 5) содержит элементы И 74, входы которых образуют вход 35 блока 19, а выходы соединены с входом шифратора 71. Шифратор 71 содержит элементы Ш1И 75, входы ко торых соединены с выходами элементов 7-4. Коммутатор 73 блока нормализаци ( фиг. 6) содержит дешифратор 76 двух младших разр дов управл ющего кода, дешифратор 77 двух старших разр дов управл ющего кода, элемен ты И 78, элементы ИЛИ 79-1 ... 79элементы И 80, Специализированный процессор ра ботает следующим образом. Через регистр 1 из оперативного запокмнающего устройства (ОЗУ) ЭВМ на вход регистра 26 поступает код операции обработки. Этот код, поступа  на Bxofl 40 блока 33 управ лени , дешифрируетс  в узле 57 и через элементы ИЛИ 58 устанавливает триггер 59 операции таким образом , что с его выхода на первый вход элемента И 60 поступает разрешающий потенциал. На второй вход элемента И 60 поступают импульсы, из генератора 56, которые проход т на входы распределителей 62 и 63 при наличии разрешающего сигнала на третьем входе элемента И 60, поступакмаего через триггер 61 по входу 38 блока 33 управлени  от счетчика 25 циклив. На инверсном выходе триггера 61 конца работы все врем  установлен разрешающий потен циал, за исключением мокента установки счетчика 25 в нуль при окончании работы.. С выхода элемента . И 60 импульсна  последовательность частотой 4 МГц поступает на вход распределителей 62, 63. Распредели тель 62 вырабатывает восемь сдвину тых во времени импульсных последо (Вательностей, поступающих на входы элементов И 64, а также импульсную последовательность, поступающую по выходу 50 на вход KOf iyTaTopa 29 адресных сигналов. Распределитель вырабатывает шесть сдвинутых во вр мени импульсных последовательноетёй , длительность которых в 8 раз больше длительности импульсов расп ределител  62 и которые поступают на входы элементов И 64. На вход последнего элемента И 64 поступает сигнал по входу 39.с-выхода блока 30 сравнени . Элемен1гы ИЛИ 65 форм руют сигналы-на выходах 41-49, кот 1жге. управл ют работой узлов спецпроцессора . В коммутаторе 29 формируютс  .управл ющие сигналы наращивани  адресов при поступлении импульсной последовательности с блока 33 упра лени  по/входу 50. Распределитель 66 ш рабатывает шесть сдвинутых во времени импульсных последовател ностей, поступающих на входы элементов И 68 (фиг. 3), Распределитель 67 вырабатывает четыре сдвину тые во времени импульсные последовательности ,, которые, проход  через элементы .И 68 и элементы ИЛИ-69, формируютс  в управл кнцие сигна.лы на выходах 51-55, Код операции через регистр 1 из ОЗУ ЭВМ поступает также на входы счетчиков 21-23 адреса, регистра 24 числа операций и счетчика 25 циклов , на управл ющие входы которых приходит, информаци  с выходов коммутатора 29, 53; 54 и 55. Начальные значени  адресов сохран ютс  в счетчиках 21 и 22 и перезаписываютс  в счетчики 27 и 28 текущих ащресов при наличии управл ющих сигналов с выхода 52 коммутатрра 29. Обра}цение в ОЗУ ЭВМ. производитс  по адресам, записанным в счетчиках 27 и 28, и в счетчике 23 через регистр 31 адреса и выдачи его в ЭВМ. После каждого обращени  в ОЗУ ЭВМ по этим адресам производитс  наращивание текущих адресов на единицу в счетчиках 27 и 28. В регистре 24 хранитс  заданное из ЭВМ число точек оператора дл  выполнени , например, операции свертки. В счетчик 32 добавл етс  единица одновременно с наращиванием на единицу значений счетчиков 27 и 28. Блок 30 сравнени  определ ет момент равенства заданного числа операций в цикле(заданное число точек оператора в регистре 24) и числа выбранных, значений оператора, определ емых счетчиком 32, и выдает сигнал конца цикла вычислений в блок 33 управлени  на его вход 39. Количество циклов вычислений хранитс  в счетчике 25циклов . По выполнении каждого цикла вычислений прибавл етс  единица в . счетчики 21 и 22 и вычитаетс  единица из содержимого счетчика 25. Равенство нулю кода в счётчике 25 означает конец операции, о чем сообщаетс  в блок управлени  по вхоДУ 38. Процесс заполнени  регистров стекового типа и вычислений проводитс  следующим .образом. Информаци  из ОЗУ ЭВМ поступает через входной регистр 1 в регистры 2-7, причем,в регистры 3, 5 и 7 поступгиот мантиссы входных данных, а в регистры 2, 4 и 6 - соответствующие им пор дки . Заполнение блоков производитс  путем последовательной их перезаписи из регистра в регистр сверху вниз. При выполнении операции БПФ процесс приема входных данныхзаканчиваете при заполнении регистров 2, 3 и 6, 1 комплексными числами входной информации, а регистров 4, 5 - парами значений.тригонометрических функций синуса и косинуса. При таком заполнении первые числа

исходных массивов оказываютс  в нижних регистрах.

При выполнении алгоритма свертки в регистры 2, 3 и б, 7 занос тс  последовательные значени  (пор дки и мантиссы) исходного массива, а в регистры 4 и 5 - пор дки и мантиссы оператора. Выполнение алгоритма производитс  путем одновременного вычислени  четырех значений массива данных, при этом количество регистров в каждом из регистров равно четырем.

Первое значение мантиссы оператора из peiHJCTpoB 5 умножаетс  в умножителе 9 поочередно на четыре последовательных значени  мантиссы массива регистров 7. Пор дки оператора из регистров 4 склсщываютс  в сумматоре 8 поочередно с четырьм  последовательными значени ми пор дков массива из регистров б, при это информаци  в регистрах 2, 3 и 6, 7-ие сдвигаетс . Затем четыре значени  массива накапливаютс  в регисрах 17 и 18, причем в регистрах 17 накапливаютс  пор дки, а в регисрах 18 - МёШТИССЫ.

Процесс накоплени  осуществл етс  следующим образом. Дл  сложени  двух чисел с плавающей зап той необходимо произвести уравнивание их пор лков. Дл  этого на вычитателе пор дков 12 осуществл етс  вычитание црр дка полученного произведени , поступгиощвго с вакода регистра 10, из пор дка, поступающего с шлхода блока 19 нормализации, при этом управл ющий сигнгш 45 блока 33 разрешает  лчитание. Еычитатель 12 представл ет собой сумматор с принудительным , инвертированием знака числа, которое вычитаетс , и преобразованием в дополнительный код числа с отрицательным знаком.

Если полученна  разность пор дков положительна, то сигнал, поступающий из знакового разр да вычитател  12, пропускает через коммутатор 13 пор док из блока 19. при единичном значении управл кидего сигнала на выходе 47 блока 33. Этот пор док  вл етс  пор дком суммы и записываетс  в регистры 17. Сигнал из знакового разр да вычитател  12 пропускает также на коммутатор 15 через, коммутатор 14 маитиссу произведени  из умножител  9 при единичном значении сигнала на выходе 46 блокаЗЗ. В коммутатсдае 15 маитисса сдвигаетс  вправо на число разр дов, равное разиости пор дков Принцип рг1боты коммутатора 15 аналогичен принципу работы коммутатора 73 блока 19 нормализации, работ§ КОТОРОГО описана ниже. Дгшее сдвинута  мантисса из блока 15 и мантисса, поступившгш по выходу

37 блока 19 через коммутатор 14/ суммируютс -на cyfviMaTope 16, а сумма записываетс  в регистры 18, сдвига  информацию сверху вниз.

Если же разность пор дков, полученна  на вычитателе 12, отрицательна , то через коммутатор 13 в регистры 17 поступает пор док произведени  из регистра 10, а через коммутатор 14 на коммутатор 15 пос0 тупает мантисса из блока 19 нормализации и производитс  ее сдвиг на нужное количество разр дов. Далее сдвинута  мантисса из коммутатора 15 и мантисса, поступивша  из регистра 11 через коммутатор 14,

5 суммируютс  на сумматоре 16, а сумма записываетс  в регистры 18.

По окончании накоплени  первых четырех произведений осуществл етс  сдвиг информации в регистрах

0 2-7, в результате чего в нижних регистрах групп 4, 5 и б, 7 записываютс  значени  оператора и обрабатываемых данных. Снова осуществл ютс  четыре операции ум5 ножени  И накоплени  - умножаетс  втсфое значение оператора на четыре последовательных значени  входных данных из регистров 6 и 7. Полученные произведени 

0 прибавл ютс  к соответствующим значени м частичным cyNw из регистров 17 и 18, сумма снова заноситс  в регистры 17 и 18. После выполнени  16 о.пераций умножени -сложе5 ни  регистры 2, 3 И4, 5 полностью освобождаютс . Затем в эти же регистры записываютс  четыре последующих значени  входных данных и оператора, выполн ютс  еще 16 опе0 раций умножени -сложени  и т.д. Таким образом, кажда  пара входных данных используетс  дл  выполнени  четырех операций умножени -сложени . i

5

Блок нормализации (фиг. 4) предназначен дл  нормализации поступающих на него чисел, т.е. приведени  Их в диапазоне (1/2, 1) и коррекции пор дков, поступающих

0 из регистров 17. Поскольку в устройстве обрабатываютс  двоичные числа, то дл  их нормализации необходимсэ , чтобы старший разр д мантиссы был равен единице. Например,

5 если поступившее на блок нормализации число равно 0,0001101-2 , где 0,0001101 - мантисса числа, а 101 - его-пор док, то дл  его нормализации необходимо сдвинуть

0 мантиссу на три разр да влево, а из пор дка вычесть число 3, т.е. после нормсшизации получим число 0,1101-2° . Как видно, из примера , дл  нормализации поступаю5 щего числа необходимо в мантиссе

посчитать количество нулей до первого .значащего разр да и осуществить сдвиг мантиссы влево на количество разр дов, равное э-тому числу, а также вычесть из значени  пор дка указанное число.

Дл  подсчета количества нулей в мантиссе до первого значащего разрда- служит коммутатор 70 (фиг. 5), на который по входу 35 поступает мантисса из регистров 18. Вход щие в состав коммутатора многовходовые элементы П 74 из пр мых и инверсны значений разр дов мантиссы формируют сигналы У , где п- разр дность мантиссы причем на выход коммутатора 70 формируетс  единица только в одном сигнале Ус,, в зависимости от того, какой разр д мантиссы , начина  со старшего, значащий . Так, если значащим  вл етс  первый разр д мантиссы, то по витс  единица в сигнале У, если первый разр д мантиссы равен нулю, а второй - единице, то по витс  единица на выходе в сигнале У и т.д. При нормализации в шифратор 71 с выхода коммутатора 70 поступает код , указывающий, на сколько разр дов необходимо произвести сдвиг мантиссы. Шифратор выполн ет функцию, обратную де ,шифратору, содержит элементы ИЛИ 7 и предназначендл  преобразовани  кода в двоичный позиционный код , указывающий количество разр дов , на которые необходи,ю сдвинуть мантиссу. На фиг. 5 приведен пример реализации шифратора 16-разр дного кода () в 4-разр дный кс5д . Этот код поступает на коммутатор 73, который и производи указанный сдвиг, а также на сумматор 72 пор дка, а котором од вычитаетс  из пор дка, поступившего из блока 17 по входу 34.

На фиг. 6 приведен пример рвали ,зации коммутатора 73 дл  сдвига 15-разр дной мантиссы на 1-15 разр дов . Коммутаци  осуществл етс  в две ступени. Перва  ступень содержит элементы И 78, выходы которых соединены с элементом ИЛИ 79. Коммутацией разр дов в первой ступени управл ет дешифратор 76, а во второй ступени - дешифратор 77. Перва  ступень осуществл ет сдвиг на О, 4, 8, 12 разр дов в зависимости от состо ни  старших разр дов а. и а, поступающих на дешифратор 76 Втора  ступень осуществл ет сдвиг на 0,1,2,3 разр да в зависимости от состо ни  младших разр дов а и а-г поступающих на дешифратор 77.

Процесс нако№гени  точек результата продолжаетс  до тех пор, пока

не будет выбрано из ОЗУ ЭВМ заданное число точек оператора, т.е. ngiка не будет сигнала с блока 30 сравнени . После выдачи результата накоплени  цикл начинаетс  сначала и так до окончани  фильтрации входных данных. После этого поступает сигнал из счетчика 15, который.устанавливает в единицу триггер 61 в блоке 33 управлени , запрещаетс  прохождение импульсов с генератора 56 и устройство прекращает работу в ожидании новой команды.

В процессе вычислений БПФ мантиссы чисел, наход щиес  в регистре группы 7, умножаютс  поочередно на число, хран щеес  в нижнем регистре группы 5. Параллельно на сумматоре 8 пор дков суммируютс  пор дки указанных чисел. Наход щиес  в нижних регистрах групп .6 и 4. Полученные произведени  (мантисса, пор док) складываютс  с соответствующими числами из регистров 2 и 3. Дл  осуществлени  сложени  снова, как и при свертке, производитс  уравнивание пор дков.

Уравнивание пор дков осуществл етс  на вычитателе 12 путем вычитани  пор дка полученного произ ведени  , поступающего с выхода регистра 10, из пор дка, поступающего с выхода регистров. 2,.под управлением сигнала 48 блока 33. Если полученна разность пор дков положительна, то сигнал, поступающий из знакового разр да вычитател  12, пропускает через коммутатор 13 пор док из регистров 2. Этот пор док  вл етс  пор дком суммы и з-аписываетс  в регистры 17. Кроме того, сигнал из знакового разр да вычитател  пор дков 12 пропускает на коммутатор 15 через коммутатор 14 мантиссу произ ведени  из умножител  9 при равенстве нулю сигналов на выходах 46 и 47 В коммутаторе 15 мантисса сдвигаетс  вправо на число разр дов, равное разности пор дков, и поступает на вход сумматора 16. На второй вход сумматора 16 через коммутатор 14 поступает мантисса второго слагаемого с выхода регистров 3. В регистры 17 записываютс  большие пор дки, а в регистры 18 - сформированные на сумматоре 16 мантисс.

Далее производитс  сдвиг содержимого регистров групп 4 и 5 на одно число (сверху вниз). Числа регистро .в 6 и 7 умножаютс  поочередно на число (мантисса/ пор док), сдвинутое в нижние регистры групп 4 и Полученные произведени  складываютс  в сумматоре 16 с нормализованными в блоке 19 результатами предыдущих вычислений, последовательно

BiJABHraeMJMH из регистров 17 и 18. Вновь полученные суммы записываютс  в освобождающиес  регистры групп 17 и 18. Эти суммы  вл ютс  двум  комплексными результатами этапа БПф, которые через блок 19 нормализации и выходной регистр 20 выдаютс  в ОЗУ ЭВМ. После выдачи первой пары сных значений результата вновь повтор етс  рассмотренный выше цикл вычислений. Отличие заключаетс  только в изменении знаков получакщихс  произведений. При этом в регистрах групп 17 и 18 получены два других комплексных значени  результата, которые выдаютс  в ОЗУ ЭВМ.Таким образом , в устройстве вычисл ютс  сразу несколько комплексных значени  результата при одних и тех же входных числах.

Аналогично при выполнении других операций, например перемножени 

входных массивов комплексных чисел, разновременного суммировани , устройство позвол ет вычислить несколько значений результатов при однократном считывании из ОЗУ ЭВМ необходимлх входных данных.

В отличие от известного предлагаемое устройство позвол ет повысить достоверность конечных результатов и эффективность дальнейшей обработки полученных результатов за счет обработки массивов данных в формате с плавающей зап той. Использование формата с плавающей

15 зап той по Входу и в процессе вычислений позвол ет значительно увеличить диапазон представлени  исходных чисел, что приводит к увеличению диапазона представлени  ре20 зультатов обработки, а значит, к увеличению точности.

40

S7

I

±J

(TT

6

ffif

W

fftf

Sif

f

Sk

5

if

#5

-

39

Claims (2)

1. СПЕЦИАЛИЗИРОВАННЫЙ

ПРОЦЕССОР ОБРАБОТКИ ДАННЫХ, содержащий четыре группы регистров, входной регистр, выходной регистр, умножитель, сумматор, регистр, три счетчика адреса, первый регистр кода операций, регистр числа операций, счетчик циклов, два счетчика текущих значений адреса, коммутатор адресных сигналов, блок сравнения, регистр адреса, счетчик числа операций, блок управления, информационный выход входного регистра соединен с <информационными входами. регистров первой и второй групп, информационные выходы которых подключены к информационным входам регистров соответственно первой и второй групп, информационные выходы регистров первой группы подключены к информационным выходам регистров третьей группы, информационные выходы которых соединены с первым входом умножителя, выход которого подключен к информационному входу регистра, информационные выходы регистров второй группы соединены с вторым входом умножителя, информационный выход входного регистра подключен к информационному входу регистра кода операции, информационным входам трех счетчиков адреса, информационному входу счетчика циклов и информационному входу регистра числа операций, информационный выход которого подключен к первому входу блока сравнения,, второй вход которого соединен с информационным выходом счетчика числа операций, информационные выходы первого и второго счётчиков адреса соединены с информационными входами соответственно · первого и второго счетчиков текущих значений адреса, информационные выходы которых подключены к информационному входу регистра адреса, информационный выход которого является выходом адреса процессора, первый выход коммутатора адресных сигналов соединен с управляющими, входами двух счетчиков текущих значений адреса и счетчика числа операций, второй выход коммутатора адресных сигналов подключен к управляющему входу регистра адреса, информационный вход которого соединен с информационным выходом третьего счетчика адреса, управляющий вход которого подключен к третьему выходу коммутатора адресных сигналов, четвертый выход которого соединен с управляющими входами первого и второго счетчиков адреса, пятый выход коммутатора адресных сигналов подключен к управляющему входу счетчика циклов, информационный вход входного регистра и информационный выход выходного регистра являются соответственно информационным входом и информационным выходом процессора, отличающий ся тем, что, с целью повышения точности, в него введены пятая, шестая, седьмая и восьмая группы регистров, сум* матор порядков, второй регистр, вычитатель порядков, первый и нто

-SU 1062715 рой коммутаторы, сдвиговый коммутатор и блок нормализации, первый выход которого соединен с входами разрядов порядка выходного регистра, первым входом первого коммутатора и входом вычитаемого вычитателя порядков, выход знакового разряда которого подключен к второму вх.оду первого коммутатора и первому входу второго коммутатора, первый выход которого соединен с входом сдвигового коммутатора, выход которого соединен с первым входом сумматора, второй вход которого подключен к выходу второго коммутатора, второй вход которого соединен с информационным выходом первого регистра, информационный .выход входного регистра подключен к информационным входам регистров пятой группы, информационные выходы которых соединены с информационными входами регистров пятой группы, входом первого уменьшаемого вычитателя порядков, третьим входом первого коммутатора и информационными входами регистров шестой группы, информационные выходы которых подключены к первому входу сумматора порядков, выход которого соединен с информационным входом второго регистра, информационный выход которого подключен к входу второго уменьшаемого вычитателя порядков и четвертому входу первого коммутатора, выход которого соединен с информационными входами регистров седьмой группы, информационные выходы которых подключены к первому входу блока нормализаций, второй выход которого соединен с разрядами мантиссы выходного регистра и третьим входом четвертого коммутатора, четвертый вход которого подключен к информационным выходам регистров первой группы, информационный выход входного регистра соединен с информационными входами регистров восьмой группы, информационные выходы которых соединены с вторым входом сумматора порядков, выход разрядов числа вычитателя порядков соединен с управляющим входом сдвигового коммутатора, информационные выходы регистров четвертой группы соединены с вторым вхцдом блока нормализации, причем блок управления содержит генератор импульсов, первый и второй триггеры, элемент ИЛИ, элемент И, дешифратор кода операции, первый и второй распределители импульсов, группу элементов И и группу элементов ИЛИ, выход дешифратора кода операций соединен с первыми входами элементов И группы и входами элемента ИЛИ, выход которого подключен к входу первого триггера, выход которого, соединен с первым входом элемента И, выход, которого подключен к входам первого и второго распределителей импульсов , выходы которых соединены соответственно с вторым и третьим входами элементов И группы, выходы которых подключены соответственно к входам элементов ИЛИ группы, выход второго триггера соединен с вторым входом элемента И, третий вход которого подключен к выходу генератора импульсов, выход первого элемента ИЛИ группы соединен с управляющими входами регистров первой и пятой групп, выход второго элемента ИЛИ группы соединен с управляющими входами регистров второй и восьмой групп, выход третьего элемента ИЛИ группы соединен с управляющими входами регистров третьей и шестой групп, выход четвертого элемента ИЛИ группы подключен к управляющему входу умножителя, выход пятого элемента ИЛИ соединен с входом разрешения приема второго уменьшаемого вычитателя, выход шестого и седьмого элементов ИЛИ подключены к управляющим входам соответственно первого и второго коммутаторов, выход восьмого элемента ИЛИ группы соединен с входом разрешения приема первого уменьшаемого вычитателя, выход девятого элемента ИЛИ группы подключен к управляющим входам регистров четвертой и седьмой групп, выход первого распределителя импульсов блока управления соединен с входом коммутатора адресных сигналов, информационный выход счетчика циклов подключен к входу второго триггера блока управления, выход блока сравнения соединен с четвертым входом последнего элемента И группы блока управления, информационный выход регистра кода операции подключен к входу дешифратор’а кода операции блока управления.

2. Устройство по π. 1, отличающееся тем, что блок нормализации содержит сумматор порядков, коммутатор, шифратор и сдвиговый коммутатор, выход коммутато-ι ра соединен с входом шифратора, выход которого подключен к управляющему входу сдвигового коммутатора и первому входу сумматора порядков , первый вход которого является первым входом блока нормализации, входы разрядов сдвигового коммутатора объединены с входами разрядов коммутатора и являются вторым входом блока нормализации, причем управляющие входы коммутатора объединены с входами первых двух разрядов коммутатора, выход сумматора порядков.и выход сдвигового коммутатора являются соответственно первым и вторым выходами блока нормализации.