SU1120347A1 - Арифметическое устройство дл процессора быстрого преобразовани Фурье - Google Patents

Арифметическое устройство дл процессора быстрого преобразовани Фурье Download PDF

Info

Publication number
SU1120347A1
SU1120347A1 SU833604350A SU3604350A SU1120347A1 SU 1120347 A1 SU1120347 A1 SU 1120347A1 SU 833604350 A SU833604350 A SU 833604350A SU 3604350 A SU3604350 A SU 3604350A SU 1120347 A1 SU1120347 A1 SU 1120347A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
inputs
information
output
outputs
Prior art date
Application number
SU833604350A
Other languages
English (en)
Inventor
Владимир Александрович Колюскин
Original Assignee
Московский институт электронной техники
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский институт электронной техники filed Critical Московский институт электронной техники
Priority to SU833604350A priority Critical patent/SU1120347A1/ru
Application granted granted Critical
Publication of SU1120347A1 publication Critical patent/SU1120347A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй блоки пам ти, информационные выходы которых подключены к информационным входам соответственно первого и второго регистров, первый и второй сумматоры-вьмитатели, выходы которых соединены с информационными входами соответственно третьего и четвертого регистров, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров-вычитателей и  вл ютс  соответственно первым и вторым информационными выходами устройства, а входы старших разр дов адреса первого и второго блоков пам ти поразр дно объединены и  вл ютс  адресным входом устройства, отличающеес  тем, что, с целью сокращени  аппаратурньпс затрат, оно содержит первый и второй мультиплексоры, первый и второй элементы НЕ и первый, второй и третий элементы И, причем первый вход первого элемента И объединен с первым входом второго элемента И, входом первого элемента НЕ и  вл етс  первым информационным входом устройства, второй вход первого элемента И объединен с входом второго элемента НЕ и  вл етс  вторым информационным входом устройства, выход второго элемента НЕ подключен к первому входу третьего элемента И и второму входу второго элемента И, выход которого соединен с управл ющим входом второго сумматора-вычиО ) тател  и управл ющими входами первого и второго мультиплексоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров-вычитателей, выход первого элемента НЕ соединен с вторым входом .третьего элемента И, выход которого соединен с входами обнулени  первого и второго регистров и управл ющими входами первого и второго блоков пам ти, входы младших разр дов адреса которых объединены и подключены к выходу первого элемента И, информационный выход первого регистра подключен к первым информационным входам первого и второго мульти- . плексоров, вторые информационные входы которых объединены и подключены к информационному выходу второго регистра .

Description

1 11
Изобретение относитс  к цифровой вьгчислительной технике и может быть использовано при создании специализированных вычислительных устройств л  спектрального анализа процессов и сигналов в навигационных, радио и гидролокационных системах обнаружени  и слежени , а также в измерительной технике.
Известно арифметическое устройство дл  быстрого преобразовани  Фурье (БПФ), содержащее четьфе умножител , есть комбинационных сумматоров, чеыре регистра операндов, и два буферHbtx регистра дл  временного хранени  ригонометрических функций, хран |цихс  в табличном запоминающем устройстве l .
Однако это устройство требует большого количества оборудовани .
Наиболее близким к предлагаемому по технической сущности  вл етс  арифметическое устройство, содержащее первый и второй блоки пам ти, етыре регистра и два сумматора выитател , причем адресные входы первого и второго блоков пам ти соединены с входами устройства, выход первого блока пам ти подключен к входу первого регистра, выход которого подключен к второму входу первого сумматора-вычитатеп , выход последнего соединен с входом третьего регистра, выход которого подключен к первому входу первого сумматора-вычитател  и Лервому выходу устройства, выход второго блока пам ти подключен к входу второго регистра, выход которого подключен к второму входу второго сумматора-вычитател  , выход последнего соединен с входом четвертого регистра , выход которого подключен к первому входу второго сумматора-вычитател  и второму выходу устройства 2,
Однако в известном устройстве
большой объем требуемой пам ти ограничивает размерность, выполн емого БПФ-процессором преобразовани , и как следствие этого разрешающую способность спектрального анализа, выполн емого процессором. Действительно известное устройство вычисл ет комплексное произведение 7 СW в базовой операции (бабочке) алгоритма быстрого преобразовани  Фурье с основанием . Здесь С обрабатываемое в данной элементарной операции комплексное число, если обраба03472
тываемые числа представлены в формате с фиксированной зап той, или комплексна  мантисса числа, если обрабатываютс  числа, представленные в фор5 мате с плавающей зап .той, W - поворачивающий мно штель; k- целое число; , завис щее от выполн емой итерации и номер элементарной операции в ней, N - размерность БПФ преоб0 разовани . Это арифметическое устройство вычисл ет действительную и мнимую часть Z Zp-f-jZ- (j y-T - мнима  единица) по формулам -f
5 Z fc сМ-Ф (с° R tr/ 1 К3/ 44R or
8
С
/г сЧ-V (с с°1
. ) vl Rbl
Cj, или 1,
где
(fJ.VbUcos-2.
(2) Ч, (U,V).-Usm-gl Vcos 2 1.
NN
и,V 0 или 1,
,е С - значение
Cj, - значение Е-го разр да действительной и мнимой частей операнда С, представленного в дополнительном коде;
и, V - двоичные переменные.
Требуемые дл  вычислени  преобразовани  Фурье наборы значений функций Ф(.и) и (U,V) хран тс  в первом и втором блоках пам ти. Дл  каждого значени  V функции ф и V. могут принимать кажда  только по четыре значени , завис щих от двоичных аргументов U,V . Известное арифметическое устройство может примен тьс  в поточной и последовательной, схеме вычислени  БПФ. В поточной схеме число значений k и, следовательно, объе пам ти завис т от пор дкового номера итерации, в которой используетс  арифметическое устройство, но максимальное число значений, которое принимает k в одном из используемь}х АУ, как и в последовательной схеме вычислени  БПФ, равно N/2. Число подаетс  на старишх разр дов адресных входов первого и второго блоков пам ти, на два младших разр да которых подаютс  входные переменные и, V, т.е. адрес требуемой  чейки блоков пам ти представл етс  ( р+1)-разр дным числом, которое можно записать следующим образом ,u,v, где , р-2) - значение i-ro разр да в двоичном представлении чисел К. Из сказанного следует, что необходима  емкость пам ти арифметического устройства определ етс  размерностью выполн емого БПФ и дл  двух блоков пам ти равна В (бит) , где В - разр дность функций ф и V. Цель изобретени  - сокращение аппаратурных затрат. Поставленна  цель достигаетс  тем что арифметическое устройство дл  процессора БПФ, содержащее первый и второй блоки пам ти, информационные выходы которых подключеньТ к информационным входам соответственно первого и второго регистров, первый и второй сумматоры-вычитатепи, выходы которых соединены с информационны ми входами соответственно третьего и четвертого регистров, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров-вычитателей и  вл юТс  соответственно первым и вторы информационными выходами устройства, а входы старших разр дов адреса первого и второго блоков пам ти поразр дно объединены и  вл ютс  адресным входом устройства, содержит первый и второй мультиплексоры, первый и второй элементы НЕ и первый, второй и третий элементы И, причем первьй вход первого элемента И объединень с первым входом второго элемента И, входом первого.элемента НЕ и  вл етс  первым информационным входом устройства , второй вход первого элемента И объединен с входом второго элемента НЕ и  вл етс  вторым информационным входом устройства, выход вто рого элемента НЕ подключен к первому входу третьего элемента И и второму входу второго элемента И, выход кото рого соединен с управл ющим входом второго сумматора-вычитател  и управ л ющими входами первого и.второго мультиплексоров, выходы которых подключены к вторым входам соответствен но первого и второго сумматоров-вычитателей , выход первого элемента НЕ соединен с вторым входом третьего элемента И, выход которого соединен с входами бсэнулени  первого и второго регистров и управл ющими входами первого и второго блоков пам ти, входы младших разр дов адреса которых объединены и подключены к выходу первого элемента И, информационный выход первого регистра подключен к первым информационным входам первого и второго мультиплексоров, вторые информационные входы которых объединены и подключешл к информационному входу второго регистра. На фиг. 1 представлена функциональна  схема арифметического устройства; на фиг. 2 - блок анализа операндов . Арифметическое устройство дл  процессора БПФ (фиг. 1) содержит блок 1 анализа операндов, первый 2 и второй 3 блоки пам ти, первый 4 и второй 5 регистры, первый 6 и второй 7 мультиплексоры, первый 8 и второй 9 сумматоры-вычитатели, третий 10 и четвертый 11 регистры, информационные входы 12 и 13 устройства, адресный вход 14 устройства, информационные выходы 15 и 16 устройства. Блок 1 анализа операндов (фиг.2) состоит из первого 17 и второго 18 элементов НЕ, первого 19, второго 20 и третьего 21 элементов И, выходов 22 - 24 блока. Устройство работает следующим образом . Перед началом вычислений в первый блок пам ти ввод тс  коды функции , ; Vaein(fk.«), Ф 51ПВО второй блок - коды функции -sf 1с; V;-r2co5(-M-K.45°l, Причем адреса  чеек дл  функции Ф и 4, определ ютс  выражением A--kp- t pа адреса  чеек дл  функций Ф и 1V выражением ...,. Отметим,что дл  любого значени  в первый и второй блоки пам ти записываютс  только по два числа ф|,фМ и ftf I + Мсоответств,енно, поэтому в пам ти прежней емкости число возможным значений адресов 1 может быть вдвое большим, чем в известном варианте арифметического устройтсва. Число значений 1 св зано с размерностью максимального выполнимого БПФ преобразовани , которое теперь -2N, На информационные входы 12 и 13 в последовательном коде подаютс  мни ма  и действительна  части операнда C Cp+jCj. В блоке 1 анализа операндов производитс  анализ поступающих разр дов операндов и на его выходахвырабатываютс  сигналы в соответствии с таблицей истинности, где О пассивный уровень, 1 - активный уровень и X - значение сигнала безразлично . Сигнал с первого выхода 22 блока 1 анализа операндов подаетс  на младшие адресные разр ды блоков 2 и 3 пам ти и выбирает из них функхщи ф. If, если он нулевой, или ф, М если он единичный. При нулевом значении сигнала на втором выходе 23 блока 1 анализа операндов мультиплексоры 6 и 7 наход тс  в первом положении (к выходу мультиплексора подключен первый его вход), а- второй сумматор-вычитатель 9 в режиме, опре дел емом алгоритмом (1). При единичном сигнале на втором выходе 23 блока 1 анализа операндов мультиплексоры 6 и 7 переключаетс  во второе положение (к выходу мультиплексора подключен его второй вход), а второй сумматор-вычитатель 9 измен ет релсим требуемый по алгоритму (1), на проти воположный, т.е. суммирование на вычитани , вычитание на суммирование. Сигнал с третьего выхода 24 блока 1 анализа операндов подаетс  на обнул юпщй вход первого 4 и второго 5 регистровой на вход разрешени  выбора блоков 2 и 3 пам ти. Нулевой сиг1 76 нал разрешает работу блсУков 2 и 3 пам ти и регистров 4 и 5, единичный сигнал запрещает выбор блоков 2 и 3 пам ти и обнул ет регистры 4 и 5. В предлагаемом арифметическом устройстве сохран етс  принцип формировани  комплексного произведени  по формуле (1), но из блоков 2 и 3 п м ти выбираютс  не функции ф (U|YJ, (U|V) , кажда  из которых приниV , мает по четыре возможных значени -, дл  любого, 1, а коды Ф,Ф,| У (их всего 4 дл  каждого К). Из этих кодов в арифметическом устройстве под управлением сигналов, вырабатываемых блоком анализа операндов, формируютс  требуемые функции .у)и (ЧV. Ситуаци  1. Если на информационных входах 12 и 13 устройства, двоичные переменные (U|V) принимают значени  Vr (J 0, то блок 1 анализа операндов вырабатывает активный (единичный ) сигнал на третьем выходе 24, который запрещает выбор кодов из блоков 2 и 3 пам ти и обнул ет первый 4 и второй 5 регистры, формиру  тем тсамым на вторых информационнь х входах первого 8 и второго 9 сумматороввычитателей требуемые (нулевые) значени  функции ф, и Vi , т.е. и V, 0. Ситуаци  2. Если поступающие на информационные входы двоичные переменные принимают значени  (, , то с первого выхода 22 блока 1 анализа операндов на младший разр д адресов блоков 2 и 3 пам ти поступает нулевое значение U , из блоков 2 и 3 выбираютс  коды Ф| и Ц, Мультиплек ,- -, , к к соры 6 и 7 наход тс  в первом положении , позтому на вторые информационные входы.первого 8 и второго 9 сумматоров-вычитателей поступают соответственно ф .. (0,11 , k N к ф;-..Ф(0,.}. . Так как в этой ситуации на третьем выходе 24 блока 1 анализа операндов имее место,нулевой сигнал, то оба сумматора-вычитател  работают в режимах определ емых формулами (1), т.е. и в этой ситуации вычисление комплексного произведени  2 осуществл етс  в соответствии с алгоритмом (1), - (2).
71
Ситуаци  3. Если на входы 12 и 13 блока анализа операндов- переменные и, V принимают значени  U 1,V 0, то младший разр д адресных входов блоков 2 и 3 пам ти остаетс  тем же (нулевым), что и в ситуации 2, но мультиплексоры 6 и 7 переключаютс  во второе положение, а второй сумматор-вычитатель 9 измен ет режим работы так, что поступающа  на второй его входинформаци  беретс  с противоположным знаком.
Следовательно на первый суммат орвычитатель поступает код Ф /ф(1,0), а, с учетом изменени  знака на второй сумматор-вычитатель код -y -3in- k V (1,0), что и требуетс  при вычислении по формулам (1) - (2).
Ситуаци  4. На входах 12 и 13 бло ка 1 анализа операндов U 1, V 1. На адресные входы блоков 2 и 3 пам 203478
ти поступают коды А ,К
K.l, а из блоков пам ти выбираютс  числа k . Мультиплексоры 6 и 7 наход тс  в первом положении, поэтому 5 на вторые информационные входы первого 8 и второго 9 сумматоров-вычитателей поступают соответственно
ф; (
Ф (l,f)
1)7cos(ljLl.45°) V (1,„.
Оба сумматора-вычитател  работают в режиме, соответствующем операции
.в формуле (2) (на выходе блока анализа операндов пассивный уровень), поэтому комплексное произведение в этой ситуации, как и во всех предьщущих , вычисл етс  правильно.
Итак, предлагаемое арифметическое
устройство за счет указанных блоков
и св зей Позвол ет сократить емкость
блоков пам ти в два раза.
Фиг.1
Фиг. 2

Claims (1)

  1. АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее первый и второй блоки памяти, информационные выходы которых подключены к информационным входам соответственно первого и второго регистров, первый и второй сумматоры-вычитатели, выходы которых соединены с информационными входами соответственно третьего и четвертого регистров, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров-вычитателей и являются соответственно первым и вторым информационными выходами устройства, а входы старших разрядов адреса первого и второго блоков памяти поразрядно объединены и являются адресным входом устройства, отличающееся тем, что, с целью сокра щения аппаратурных затрат, оно содержит первый и второй мультиплексоры, первый и второй элементы НЕ и первый, второй и третий элементы И, причем первый вход первого элемента И объе динен с первым входом второго элемента И, входом первого элемента НЕ и является первым информационным входом устройства, второй вход первого элемента И объединен с входом второго элемента НЕ и является вторым информационным входом устройства, выход второго элемента НЕ подключен к первому входу третьего элемента И и второму входу второго элемента И, выход которого соединен с управляющим входом второго сумматора-вычитателя и управляющими входами первого и второго мультиплексоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров-вычитателей, выход первого элемента НЕ соединен с вторым входом .третьего элемента И, выход которого соединен с входами обнуления первого и второго регистров и управляющими входами первого й второго блоков памяти, входы младших разрядов адреса которых объединены и подключены к выходу первого элемента И, информационный выход первого ре- гистра подключен к первым информацион ным входам первого и второго мульти- , плексоров, вторые информационные входы которых объединены и подключены к информационному выходу второго ре гистра .
SU833604350A 1983-06-10 1983-06-10 Арифметическое устройство дл процессора быстрого преобразовани Фурье SU1120347A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833604350A SU1120347A1 (ru) 1983-06-10 1983-06-10 Арифметическое устройство дл процессора быстрого преобразовани Фурье

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833604350A SU1120347A1 (ru) 1983-06-10 1983-06-10 Арифметическое устройство дл процессора быстрого преобразовани Фурье

Publications (1)

Publication Number Publication Date
SU1120347A1 true SU1120347A1 (ru) 1984-10-23

Family

ID=21068084

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833604350A SU1120347A1 (ru) 1983-06-10 1983-06-10 Арифметическое устройство дл процессора быстрого преобразовани Фурье

Country Status (1)

Country Link
SU (1) SU1120347A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 480079, кл. G 06 F 15/332, 1973. , 2. Liv В., Poiet А. А new hardware realization of high-speed I fast Fourier transfarmers.- . Acoustic, Speech and Signal Processing, 1975, 23, № 6, pp. 543-547 (прототип). *

Similar Documents

Publication Publication Date Title
KR0146334B1 (ko) Cordic 복소수 승산기
CA1041212A (en) Fast fourier transform stage using floating point numbers
SU1120347A1 (ru) Арифметическое устройство дл процессора быстрого преобразовани Фурье
Guilfoyle et al. Combinatorial logic based optical computing
JPH09128213A (ja) ブロックフローティング処理システムおよび方法
SU1119006A1 (ru) Устройство дл делени чисел
SU809198A1 (ru) Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ
Gamberger Incompletely specified numbers in the residue number system-definition and applications
JP2605792B2 (ja) 演算処理装置
SU419891A1 (ru) Арифметическое устройство в системе остаточных классов
SU511590A1 (ru) Устройство дл делени чисел
JPS633330B2 (ru)
SU1262487A1 (ru) Устройство дл извлечени корн четвертой степени
SU593211A1 (ru) Цифровое вычислительное устройство
SU1522197A1 (ru) Устройство дл вычислени косинуса числа
JP2708013B2 (ja) Nポイントfftプロセッサ用メモリ制御回路
SU783791A1 (ru) Устройство дл умножени многочленов
SU697994A1 (ru) Устройство дл вычислени элементарных функций
SU1105888A1 (ru) Цифровой функциональный преобразователь
SU1527629A1 (ru) Устройство дл вычислени сумм произведений
SU560229A1 (ru) Устройство дл вычислени элементарных функций
SU1501052A1 (ru) Устройство дл вычислени функции Х= @ А @ +В @
SU622087A1 (ru) Цифровой вычислитель функций синуса и косинуса
Chaudhary et al. FPGA Implementation of CORDIC–I using Redundant Arithmetic
SU1339556A1 (ru) Устройство дл вычислени корн