SU809198A1 - Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ - Google Patents
Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ Download PDFInfo
- Publication number
- SU809198A1 SU809198A1 SU792765999A SU2765999A SU809198A1 SU 809198 A1 SU809198 A1 SU 809198A1 SU 792765999 A SU792765999 A SU 792765999A SU 2765999 A SU2765999 A SU 2765999A SU 809198 A1 SU809198 A1 SU 809198A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- memory
- input
- counter
- output
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к вычислительной технике и может быть исполь зовано дл решени задач цифровой обработки информации.
Известно устройство, содержащее регистры реальной и мнимой частей комплексного весового коэффициента , регистр вещественной части числа , первый и второй сумматоры с запоминанием переноса и три логических блока Cl3 .
Недостаток такого устройства низкое быстродействие при вычислении двухмерного преобразовани Фурь
Наиболее близким по технической сущности к вл етс устройство , содержащее ари 1 4етический блок, блок комплексных тригонометрических констант, блок сверхопейативной пам ти,блок пр мого доступа
Недостатком известного устройст вл етс низкое быстродействие и большие аппаратурные затраты.
Цель изобретени - повышение быстродействи устройства и уменьшение аппаратурных затрат.
Поставленна цель достигаетс тем, что устройство, содержащее оперативную пам ть, посто нную пам ть , арифметический блок и блок
управлени , причем первый, второй и третий выходы блока управлени соединены,соответственно, со входами посто нной пам ти, арифметическОго блока и оперативной пгм гк, перва и втора группы входов арифметического блока соединены,соответственно с группами выходов посто нной и оперативной пам ти, блок управлени соде|ЯЕит регистр, первую и вторую хруппы элементов И, первый и второй коммутаторы, узел задани режима, первый и второй счетчики, сумматор, регистр хранени адреса и
узел обращени кода адреса, причем -первый и второй выходы узла задани режима соединены с первыми входами элементов Несоответственно, первой и второй групп, вторые входал подключены к первому выходу регистра, второй и третий выходы которого подключены , соотйетственно, к первым входам cyNwaTopa и узла задани режима , третий к четвертый выходы которого подключены соответственно, ко входам первого и второго счетчиков, первые выходы которых соединены,соответственно , со вторым и третьим входами узла задани режима, п тый
выход которого подключен ко входу
регистра, вторые выхода первого и второго счетчиков соединены с первыми кодами, соответственно niapsoro и второго коммутаторов, вторые вход KOTopfcax соединены с выso a м элементов И соответственно, первой и второй групп, выходы коммутаторов вл ютс выходами устройства, выход сумматора соединен через узел обращени кода адреса с выходом устройства и через регистр хранени адреса со своим вторым входом.
На фиг. 1 приведена блок-схема ycTpovlcTBa; на фиг. 2 - блок управлени .
Устройство содержит. посто нную паклть 1, оперативную пам ть 2, блок 3 угфавлени , арифметический блок 4 регистр 5, узел 6 задани режима, счетчики 7.и 8, группы-элементов И 9 и 10, комментаторы 11 и 12 сумматор 13, регистр 14 хранени адреса, узел 15 обршдени кода адреса .
Коммутаторы 11- и 12 могут быть выполнены на базе селекторов на три канала. Первые входы селекторов первого и второго коммутаторов соедин ютс с инверсными выходами младших разр дов счетчиков 7 и 8 соответственно. Второй вход j-ro селектора соединен с j-ым разр дом, а третий вход j-ro селектора с (j--f-l разр дов соответствующего счетчика.
Управл к дие входы J-x селекторов соединены с J и (j+l) разр дом регистра .
Счетчики выполнены с отдел ег зым вентилем младших разр дов.
Вторые инверсные выходы регистра 5, начина со второго разр да,соединены с первыми входалда сумматора в обратном пор дке, т.е. младший разр д регистра соединен со старшим разр дом сумматора и т.д.Устройство работает следующим образом.
Информаци в двоично-инверсном пор дке заноситс в пам ть 2 (отдельно действительна и мнимые части ), в пам ть 1 записаны значени четверти периода косинуса. По кодги-х адресов, вырабатываемьох блоком 3 управлени ,информаци выбираетс из пам ти 2 и заноситс в арифметический блок 4, где происходит вычисление коэффициентов Фурье. Результат вычислений снова заноситс в пам ть 2 на место выбранной информации по адресам, вырабатываег лм блоком управлени .
Дл вычислени БПФ от двумерного массива данных необходимо вначале выполнить БПФ по строкам (или по столбцам), а затем по столбцам (или по строкам) данных.
При начале вычислений двумерного БПФ узел задани режима подает тактовые импульсы на вход первого
счетчика, первый выход которого через узел задани режима подключаетс ко входу второго счетчика и входу регистра, второй счетчик формирует номер (столбца) строки, а первый счетчик - номера операндов, выбираемых дл вычислени строки (столбца).
При этом на управл ющий вход разделительного вентил первого счетчика подаютс импульсы управлени . Высокий потенциал соответствует формированию на выходе у адресов, выбираемых из пам ти 2, а низкий - формированию адресов, по которым информаци заноситс после вычислений на место выбранной. Одновременно на выходе У- форкшруютс адреса значени синуса и косинуса, выбираемых из пам ти 1.
После завершени итерации вычислени БПФ единица из последнего разр да первого счетчика заноситс в регистр , где происходит сдвиг информации на единицу, и начинаетс следующа итераци вычислений. Когда регистр 5заполн етс единицами (выполнено вычисление БПФ одного столбца или строки), регистр обнул етс , а единица с его последнего разр да через узел 6 задани режиме попадает на счет второго счетчика 8, в котором формируетс адрес следующего столбца (строки) и начинаетс следующий цикл вычислений БИФ го столбцам (строкам),
Единица в последнем разр де счетчика 8 соответствует окончанию вычислений БПФ по столбцам (строкам). Узел задани режима подключает первый выход второго счетчика к входу регистра 5, а его третий выход к входу первого счетчика.
Тактовые импульсы подаютс на вход счетчика 8 и начинаетс вычисление БПФ по строкам (столбцам). На первом выходе устройства у формируютс адреса строк (столбцов), а на выходе у, адреса операндов, выбираеьих из пам ти 2.
Формирование адресов при реализации одномерного БПФ соответствует формированию адресов при вычислении БПФ по одному столбцу (строке).
Предлагаемое.устройство позвол ет вычисл ть как одномерное, так и двумерное БПФ, значительно сократить врем вычислени и аппаратурные затраты при реализации двумерного БПФ.
Claims (2)
1. Авторское свидетельство СССР №467356, кл. G 06 F 15/34, 1975.
2. Аврорин А.В. и др. Система дл цифрового восстановлени голографических изображений в реальном времени эксперимента, Автометри , 1978, № 4 (прототип) .
Уг
9at. t
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792765999A SU809198A1 (ru) | 1979-05-17 | 1979-05-17 | Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792765999A SU809198A1 (ru) | 1979-05-17 | 1979-05-17 | Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU809198A1 true SU809198A1 (ru) | 1981-02-28 |
Family
ID=20827619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792765999A SU809198A1 (ru) | 1979-05-17 | 1979-05-17 | Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU809198A1 (ru) |
-
1979
- 1979-05-17 SU SU792765999A patent/SU809198A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111095241B (zh) | 加速数学引擎 | |
US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
US3813529A (en) | Digital high order interpolator | |
SU809198A1 (ru) | Устройство дл реализации быстрогопРЕОбРАзОВАНи фуРьЕ | |
Guilfoyle et al. | Combinatorial logic based optical computing | |
SU1119006A1 (ru) | Устройство дл делени чисел | |
SU1120347A1 (ru) | Арифметическое устройство дл процессора быстрого преобразовани Фурье | |
SU1119025A1 (ru) | Устройство дл реализации быстрого преобразовани Фурье последовательности с нулевыми элементами | |
Van der Vorst | Parallel solution of bidiagonal systems coming from discretised PDEs | |
SU1013972A1 (ru) | Устройство дл спектрального анализа | |
JP2708013B2 (ja) | Nポイントfftプロセッサ用メモリ制御回路 | |
SU783791A1 (ru) | Устройство дл умножени многочленов | |
SU991414A1 (ru) | Устройство дл умножени | |
SU1140117A1 (ru) | Устройство дл извлечени квадратного корн | |
RU2080650C1 (ru) | Устройство для вычисления модуля m-мерного вектора | |
SU877531A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
SU951293A1 (ru) | Счетное устройство | |
SU1035603A1 (ru) | Устройство дл вычислени обратной величины | |
RU2190874C2 (ru) | Арифметическое устройство для вычисления быстрого преобразования хартли-фурье | |
SU763904A1 (ru) | Сеточный микропроцессор | |
SU911521A1 (ru) | Устройство дл получени квадратичной зависимости | |
SU1003081A1 (ru) | Устройство дл вычислени функций синуса и косинуса | |
SU962914A1 (ru) | Преобразователь целых комплексных чисел в двоичный код | |
SU811275A1 (ru) | Устройство дл решени систем ли-НЕйНыХ АлгЕбРАичЕСКиХ уРАВНЕНий | |
SU593211A1 (ru) | Цифровое вычислительное устройство |