SU1140117A1 - Устройство дл извлечени квадратного корн - Google Patents

Abstract

УСТРОЙСТВО /ЩЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр , регистр результата, сдвиговый регистр, первый и второй сумматоры , коммутатор и блок управлени , причем блок управлени  содержит четыре элемента И и первый элемент ИЛИ, отличающеес  тем, что, с целью сокращени  аппаратурных затрат , оно содержит группу элементов НЕ, первый и второй элементы НЕ и триггер, а в блок управлени  введены дешифратор, элемент 2И-Ш1И, второй , третий и четвертый элементы ИЛИ и с п того по восьмой элементы И, выход первого элемента И соединен с первым входом дешифратора, второй вход которого соединен с выходом переноса первого суммато1 а, первыми входами элементов 2И-ИЛИ, второго, третьего элементов И и инверсным входом, четвертого элемента И, второй вход третьего и пр мой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ, вторь входом элемента 2И-ИЛИ, пр мым выходом триггера, первым входом первого элемента ИЛИ и входом первого элемента НЕ, инверсный выход триггера соединен с. первыми входами первого, п того, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И и выходом переноса второго сумматора, первый выход дешифратора соединен с вторым входом п того элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четверто-. го элемента И,, второй выход дешифратора соединен с вторым входом шестого элемента И, выход которого соединен с первым входом четвертого эле (Л мента ИПИj второй вход которого соединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмого элемента .. И и установочным входом триггера, счетный вход которого соединен с входом тактовых импульсов устройства, пр мым входом восьмого э 1емента И и тактовым входом регистра, выходы П (и - разр дность аргумента) старших разр дов которого соединены с входами соответственно с п того по ( п+4)-й первой группы информационных входов коммутатора, входы с п того по (П+4)-и второй группы.информационных входов, которого соединены с выходами , первого сумматора,-входы с первого по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четьрех старших разр дов сдвигового регистра, вход сдвига которого соединен с входом сдвига регистра.резуль

Description

тата и выходом восьмого элемента И, выход элемента 2И-ИЛИ и выход второго элемента ИЛИ соединены соответственно с входами первого и второго разр дов регистра результата разр дные выходы которого соединены с входами элементов НЕ группы выходы которых соединены соответственно с входами с четвертого по (.П+3)-й первого слагаемого первого сумматора и входами с п того по (п+)-й второго сумматора, входы первого и второго разр дов слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разр дов первого слагаемого второго сумматора, выходом первого элемента ИЛИ и входом второго элемента НЕ, выход которого-соединен с входа17 ми первого и второго разр дов первого слагаемого второго сумматора, выход первого элемента НЕ соединен с входом третьего разр да первого слагаемого первого сумматора и вторым входом первого элемента ИЛИ, разр дные входы второго слагаемого первого и второго сумматоров соединены соответственно с разр дными выходами регистра, разр дные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управл ющие входы которого соединены соответственно свыходами третьего и четвертого элементов 1ШИ и выходом седьмого элемента И, разр дные выходы коммутатора соединены соответсвенно с раз р дными входами регистра.

Изобретение относитс  к вычислительной технике и можетбыть использовано при построении быстродействую щих цифровых вычислительных машин. Известно устройство дп  извлечени квадратного корн , содержащее суммирующий блок, выполненный в виде усе|ченной матрицы сумматоров и вычитателей , содержащей п строк и га столбцов , а также элементы НЕ. Однако данное устройство дл  извлечени  квадратного корн  характеризуетс  сложностью и большими аппаратурными затратами. Наиболее близким к предлагаемому  вл етс  устройство дл  извлечени  квадратного корн ,содержащее регист ры подкоренного числа и результата, регистр сдвига, С5гмматоры, вычитатёли , группы элементов И-ИЛИ группы элементов ИЛИ., блок формировани  цифр результата и коммутатор, причем выход.первого сумматора соединен с первыми входами второго и сумматора и первого вычитател , выход второго сумматора соединен с первыми входами третьего сумматора и второго .вычитател , первьй выход первого вычитател - соединен с первыми входами -четвертого -сумматор и третьего вычитател , первые выходы третьего и четвертого сумматоров , второго и третьего вычитателей соединены с информационными входами коммутатора, выход которого соединен с входом регистра подкорен ного числа, первые входы группы эле.ментов И-ИЛИ и первой, второй, третьей , четвертой, п той и шестой групп элементов ИЛИ соединены с выходом регистра результата z. Недостатком известного устройства  вл ютс  большие аппаратурные затраты . Цель изобретени  - сокращение аппаратурных затрат; Поставленна  цель достигаетс  тем, что устройство дл  извлечени  квадратного корн , содержащее регистр, регистр результата, сдвиговой регистр , первьй и второй сумматоры, коммутатор-и первый блок управлени  причем блок управлени  содержит четыре элемента И и первьй элемент ШШ, дополнительно содержит группу элементов НЕ, первьй и второй элементы НЕ и триггер, а в блок управлени  введены дешифратор, элемент 2И-ШШ, второй, третий и четвертый элементы ИЛИ и с п того по восьмой элементы. И, выход первого элемента И соединен с первым входом дешифратора. 31 второй вход которого соединен с выходом переноса первого сумматора, первыми входами элементов 2И-ИЛИ, вт рого, третьего элементов И и инверсным входом четвертого элемента И, второй вход третьего и пр мой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ, вторым входом элемента 2И-ИЛИ, пр мым выходом триггера , первым входом первого элемента ИЛИ и входом первого элемента НЕ инверсньй .выход триггера соединен с первыми входами первого, п того, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И и выходом переноса второго сумматора, первый выход дешифратора соединен с вторым входом п того элемента И, выход которого соединенс первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом че вертого элемента И, второй выход де шифратора соединен с вторым входом шестого элемента И,, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, третий вьсход дешифратора соединен с вторым входом седьмого элемента И, инверсньм входом восьмого элемента И и установочным входом три гера, счетный вход которого соединен с входом тактовых импульсов уст ройства, пр мым входом восьмого эле мента И и тактовым входом регистра, выходы п старших разр дов которого соединены с входами соответственно с п того по (п-|-4)-й первой группы информационных входов коммутатора, выходы с п того по (п+4)-й второйгруппы информационных входов которого соединены с выходами первого сумматора , входы с первого, по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четырех старших разр дов сдвигового, регистра вход сдвига которого соединен с входом сдвига регистра результата и вы ходом восьмого элемента И, выход элемента 2И-ИЛИ и выход второго элемента РШИ соединены соответственно с входами первого и второго разр дов регистра результата,- разр дные выходы которого соединены с входами 74 элементов НЕ группы, выходы которых. соединены соответственно с входами с четвертого по (п+3)-й первого слагаемого первого сумматора и входами с п того по (n-i-4)-второго сумматора, входы первого и второго разр дов первого слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разр дов первого слагаемого второго сумматора , выходом первого элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с входами первого и второго разр дов первого слагаемого второго суммато)а, выход первого элемента НЕ соединен с входом третьего разр да первого слагаемого первого сумматора и вторым входом первого элемента ИЛИ, разр дные входы вто .рого слагаемого первого и второго сум14аторов соединены соответственно с -1 разр дными выходами регистра, разр дные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управл ющие входы которого соединены соответственно с выходами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, разр дные выхода коммутатора соединены соответственно с разр дными входами регистра. На фиг. 1 представлена блок-схема устройства; на фиг. 2 - схема блока управлени . Устройство (фиг. 1) содержит сдвиговый ре.гистр 1, коммутатор 2,регистр 3, первый 4 и второй 5 суммато-. ры, регистр 6 результата, группу элементов НЕ 7, элемент НЕ 8, элемент ИЛИ 9, элемент НЕ 10, триггер 11 и блок 12 управлени . Блок управлени  (фиг. 2) содержит элемент И 13, дешифратор 14, элементы И 15-19, элементы ИЛИ 20 и 21, элемент И 22, элемент 2И-Ш1И 23 элемент И 24 и элемент ИЛИ 25, Предлагаемое устройство функционирует по циклам. В каждом цикле работы устройства определ етс  две цифры результата. Цикл может состо ть из одного или двух тактов. Если очередна  пара цифр результата равна 00 или 01, то цикл содержит один такт, если очередна  пара цифр результата равна 10 или 11, то цикл содержит два такта. В каждом такте происходит сдвиг, содержимого сдвигового

51

регистра 1 на четыре разр да влево, сдвиг на регистре результата 6 на два разр да влево. Четыре сдвинутых разр да регистра 1 поступают в четыре младших разр да регистра 3 через коммутатор 2.В остальные разр ды регистра 3 через коммутатор 2 записываетс  содержимое этого же регистра в предыдущем цикле, сдвинутое влево на четыре разр да. Затем производитс  суммирование на сумматоре 5 содержимого регистра 3 и кода, содержащего в младших четырех разр дах цифры 1100, а в остальных - инвертированное содержимое регистра результата 6. На сумматоре 4 суммируетс  содержимое регистра 3 и кода, содержщего в трех, младших разр дах цифры 111, а в остальных разр дах инвертированное содержимое регистра результата 6. Если значени  переносов сумматоров 4 и 5 paBHjjS 00, то в следующем цикле на регистр 3 поступает через коммутатор 2 сдвинутое на четыре разр да влево содержимое регистр ра 3 и очередные четыре разр да подкоренного выражени  с регистра 1, а на регистр 6 поступают с блока,12 управлени  очередные цифры результаItfl 00. Если значение переносов сум-j маторов 4 и 5 равны 10, то в следующем цикле на регистр 3 поступает через коммутатор 2 сдвинутое на четыре разр да влево содержимое сумматора 4 и очередные четыре разр да подкоренного выражени  с регистра 1, а на регистр 6 поступают с блока управлени . 12 очередные цифры результа176

та 01. Если значени  переносов сумматоров равны 11, то очередной цикл состоит из двух тактов, причем во втором такте происходит установка триггера 11 в единичное состо ние , сдвиги в регистрах 1 и 6 в первом такте не производ тс . Во втором такте происходит запись через коммутатор 2 в регистр 3 содержимого сумматора 5. На сумматоре 4 во втором такте производитс  суммирование содержимого регистра 3 и кода, содержащего в двух младших разр дах цифры 11, в третьем разр де цифру О, а в остальных разр дах инвертированное содержимое регистра 6. Если перенос сумматора 4 во втором такте равен 1, то в следующем цикле производитс  запись в регистр 6 очередных цифр, результата 11. В регистре 1 производитс  сдвиг, а на регистр 3 через комутатор 2 поступает сдвинутое йа четыре разр да влево содержимое сумматора 4 и очередные четыре разр да подкоренного выражени  с регистра 1. Триггер 11 устанавливаетс  в О. Если перенос сумматора 4 во втором такте равен О, то в следующем цикле в регистре 1 производитс  сдвиг, а на регистр 3 через коммутатор 2 поступает сдвинутое на четыре разр да содержимое регистра 3 в предьщущем цикле и очередные четыре цифры подкоренного выражени  с регистра 1. Триггер 11 устанавливаетс  в О и цикл заканчиваетс . В следующем цикле вычисл ютс  две очередные цифры результата .

00

Or Зло/СО, 4

01

От SflOKO-S

/

/J

W

//

TaifmoBbie импульсь/

Фие.2

20

21

i

A Слонам f,6

ri

22

/f //

tcs

l

2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр, регистр результата, сдвиговый регистр, первый и второй сумматоры, коммутатор и блок управления, причем блок управления содержит четыре элемента И и первый элемент ИЛИ, отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит группу элементов НЕ, первый и второй элементы НЕ и триггер, а в блок управления введены дешифратор, элемент 2И-ИЛИ, второй, третий и четвертый элементы

   ИЛИ и с пятого по восьмой элементы И, выход первого элемента И соединен с первым входом дешифратора, второй вход которого соединен с выходом переноса первого сумматора, первыми входами элементов 2И-ИЛИ, второго, третьего элементов И и инверсным входом четвертого элемента И, второй вход третьего и прямой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ, вторым входом элемента 2И-ИЛИ, прямым выходом триггера, первым входом первого элемента ИЛИ и входом первого элемента НЕ, инверсный выход триггера Соединен с. первыми входами первого, пятого, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И и выходом переноса второго сумматора, первый выход дешифратора соединен с вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четверто-, го элемента И,- второй выход дешифратора соединен с вторым входом шестого элемента И, выход которого соеди- S нен с первым входом четвертого элемента ИЛИ* второй вход которого соединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмого элемента... И и установочным входом триггера, счетный вход которого соединен с вхо;· дом тактовых импульсов устройства, прямым входом восьмого элемента И и тактовым входом регистра, выходы Н (П - разрядность аргумента) старших разрядов которого соединены с входами соответственно с пятого по ( п+4)-й первой группы информационных входов коммутатора, входы с пятого по (П+4)-й второй группы.информационных входов, которого соединены с выходами первого сумматора,-входы с первого по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четьрех старших разрядов сдвигового регистра, вход сдвига которого соединен с входом сдвига регистра.резуль тата и выходом восьмого элемента И, выход элемента 2И-ИЛИ и выход второго элемента ИЛИ соединены соответственно с входами первого и второго разрядов регистра результата^разрядные выходы которого соединены с входами элементов НЕ группы, выходы которых соединены соответственно с входами с четвертого по (П+3)-й первого слагаемого первого сумматора и входами с пятого по (п+4)-й второго сумматора, входы первого и второго разрядов слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разрядов первого слагаемого второго сумматора, выходом первого элемента ИЛИ и входом второго элемента НЕ, выход которого-соединен с входа ми первого и второго разрядов первого слагаемого второго сумматора, выход первого элемента НЕ соединен с входом третьего разряда первого слагаемого первого сумматора и вторым входом первого элемента ИЛИ, разрядные входы второго слагаемого первого и второго сумматоров соединены соответственно с разрядными выходами регистра, разрядные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управляющие входы которого соединены соответственно с'выходами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, разрядные выходы коммутатора соединены соответсвенно с разрядными входами регистра.