SU1119006A1 - Устройство дл делени чисел - Google Patents

Description

ключены к управл ющим входам коммутатора и к первым входам с п того по восьмой элементов И соответственно , выходы которых подключены к входам первого элемента ШШ соответственно, выход которого подключен к входу первого младшего разр да регистра частного, вход второго младшего разр да которого подключен к выходу второго элемента ИЛИ, входы которого подключены к выходам второго и четвертого элементов И соответственно , вторые входы с п того по восьмой элементов И подключены к инверсньм выходам третьего, шестого, четвертого и седьмого элементов неравнозначности соответственно, инверсный выход первого элемента нерав. нозначности подключен к входу третьего младшего разр да регистра частного.

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  быстрого делени  двоичных чисел в дополнительном коде. Известно устройство дл  делени  двоичных чисел, формирующее в каждом цикле цифр частного (1с 2, 3, 4, 5, ...) и содержащее регистры делимого и делител , регистр частного с цепью сдвига, блок умножени  вычитатель, шифратор предсказани  1с цифр частного, регистра адреса, блок пам ти, регистры верхнего и нижнего значений V цифр частного, группы элементов И, причем входы шифратора предсказани  k цифр частного соединенны с выходами У- старши разр дов регистров делимого и делител  С1 3. Недостатками известного устройст ва  вл ютс  невозможность делени  чисел в дополнительном коде и низкое быстродействие, вызванное боль шой длительностью цикла формировани  U цифр частного ( k цифр часткого в известном устройстве формируетс  по многотактному принципу: минимальное число тактов в цикле равио двум, максимальное - ( + 1) I Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  делени  чисел, содержащее регистры делимого, делите л  и частного, сумматор-вычитатель причем первый и второй информацион Hbie входы сумматора-вычитател  под ключены к выходам регистров делимо го и делител  соответственно, а его информационный выход подключен к входу регистра делимого, управл ющие входы сумматора-вычитател  подключены к выходам знаковых разр дов регистров делимого и делител , входы приема информации регистров делимого и делител  и вход приема и сдвига информации регистра частного подключены к управл ющему входу устройства, информационный вход младшего разр да регистра частного подключен к выходу узла анализа сочетани  знаков Г2. Недостаток известного устройства заключаетс  в низком быстродействии , вызванном в первую очередь невозможностью формировани  в цикле нескольких двоичных цифр частного . Цель изобретени  - повышение быстродействи  устройства дл  делени  чисел за счет одновременного формировани  в цикле нескольких двоичных цифр частного. Поставленна  цель достигаетс  тем, что в устройство дл  делени  чисел, содержащее регистры делимого и делител , регистр частного и сумматор-вычитатель , первый и второй информахщонные входы которого подключены к выходам регистров делимого и делител  соответственно, управл ющие входы сумматора-вычитател  подключены к выходам знаковых разр дов регистров делимого и делител , входы приема информации регистров делимого и делител  и вход приема и сдвига информации регистра частного пЪдключены к управл ющему входу устройства, введены сумматоры, вычитатели , коммутатор и узел образовани  частного, причем первые информационные входы первого сумматоpa и первого вычитател  соединены с. лнформационуым выходом сумматоравычитател , первые информационные входы второго сумматора и второго вычитател  соединены с информационным выходом первого сумматора , первые информационные входы третьего сумматора и третьего вычитател  соединены с информационнь1М выходом первого вычитател , вторые информационные входы сумматоров и вычитателей соединены с выходом регистра делител , информационные выходы второго и третьего сумматоров и второго и третьего вычитателей соответственно соединены с информационными входами коммутатора , выход которого подключен к информационному входу регистра делимого, при этом узел образовани  частного содержит элементы неравнозначности , И и ИЛИ, причем выход знакового разр да регистра делител  подключены к первым входам с первого по седьмой элементов неравнозначности, выходы знаковых разр дов сумматора-вычитател , первого , второго и третьего сумматоров первого, второго и третьего вьгаитателей подключены к вторым входам с первого по седьмой элементов неравнозначности соответственно,

пр мой выход первого элемента неравнозначности подключен к первь{м входам первого и второго элементов И, пр мой выход второго элемента неравнозначности - к второму входу первого элемента И, пр мой выход п того элемента неравнозначности к первому входу третьего элемента И второй вход которого подключен к первому входу четвертого элемента И и к инверсному выходу первого элемента неравнозначности, инверсные выходы второго и п того элементов неравнозначности подключены к BTopbiM входам второго и четвертого элементов И соответственно, выходы с первого по четвертый элементов И подключены к управл ющим входам коммутатора и к первым входам с п того по восьмой элементов И соответственно , выходы которых подключены к входам первого элемента ИЛИ соответственно , выход которого подключен к входу первого младшего разр да регистра частного, вход второго младшего разр да которого подключен к выходу второго элемента ИЛИ, входы которого подключены к выходам второго и четвертого элементов И соответственно, вторые

входы с п того по восьмой элементов И подключены к инверсным выходам третьего, шестого, четвертого и седьмого элементов неравнозначности соответственно инверсньй выход

первого элемента неравнозначности подключен к входу третьего младшего разр да -регистра частного. На фиг, 1 приведена структурна  схема устройства дл  делени  чисел

(рассматриваетс  случай, когда число одновременно формируемых в цикле цифр частного равно трем); на фиг. 2 - функциональна  схема узла образовани  частного, на фиг. 3 функциональна  схема i-го разр да коммутатора.

Устройство дл  делени  чисел содержит (фиг. 1) регистры 1, 2, 3

соответственно делимого, делител  и частного, сумматор-вычитатель 4, первый, второй и третий сумматоры 5, 6 и 7, первый, второй и третий вычитатели 8, 9 и 10, коммутатор 11, узел 12 образовани  частного, управл ющей вход 13. Первый и второй информационные входы сумматоравычитател  4 подключены к выходам регистров 1 и 2 делимого и делител  соответственно, а его информационный выход соединен с первыми информационными входами первого сумматора 5 и первого вычитател  8, первые информационные входы второго сумматора 6 и второго вычитател  9 соединены с информационным выходом первого сумматора 5, первые информационные входы третьего сумматора 7 и третьего вычитател  10 соединены с информационным выходом первого вычитател  8, вторые информационные входы сумматоров 5-7 и вычитателей 8-10 соединены с выходом регистра 2 делител , информационные вьпсоды второго и третьего сумматоров 6 и 7

и второго и третьего вычитателей 9 и 10 соединены с информационными входами коммутатора 11 соответственно , выход которого подключен к информационному входу регистра 1

делимого, управл ющие входы сумматора-вычитател  4 подключены к выходам 14 и 15 знаковых разр дов регистров 1 и 2 делимого и делитеS л  соответственно, выходы 15, 16, 17, 18, 19, 20, 21 и 22 знаковых разр дов соответственно регистра 2 сумматора-вычитател  4, сумматора вычитател  8, сумматора 6, вычитател  9, сумматора 7 и вычитател  1 подключены к информационным входам узла 12 образовани  частного, перва  группа выходов которого подклю чена к управл ющим входам коммутат ра 11, а втора  группа выходов под ключена к входам трех младших разр дов регистра 3, частного, входы приема информации регистров 1 и 2 делимого и делител  и вход приема и сдвига информации регистра 3 частного соединены с управл ющим входом 13 устройства. Узел 12 образовани  частного содержит (фиг. 2) семь элементов неравнозначности 23, восемь элемен тов И 24 и два элемента ИЛИ 25. Один разр д коммутатора 11 содержит (фиг. 3) четьгре элемента И 26 и один элемент ИЖ 27. В устройстве регистры 1-3 могут быть построены на двухтактных синхронных D-триггерах. Предполагаетс , что сумматоры 5-7 и вычитатели 8-10, а также сумматор-вычитатель 4 комбинационного типа со сквозным либо ускоренным образованием разр дных переносов (заемов), причем первые входы вычитателей 8-10 есть входы уменьшаемого, а их вторые входы  вл ютс  входами вычитаемого В зависимости от значени  знаковых разр дов регистров 1 и 2 делимого и делител  сумматор-вычитатель 4 настраиваетс  через свои управл ющие входы на суммирование либо вычитание чисел. Если значени  знако вых разр дов регистров 1 и 2 совпадают , то сумматор-вычитатель 4 работает как вычитатель, в противном случае он выполн ет функцию сумматора. Функции вычитателей в устройстве могут выполнить и сумма торы, если на их вторые входы подавать вместо пр мых инверсные зна чени  разр дов регистра 2 делител  и в качестве входных переносов использовать сигнал логической единицы. Сумматор-вычитатель 4 мож но заменить в этом случае сумматором с управл емым вторым входом. На этот вход, в зависимости от зна чени  сигналов на управл ющих входах сумматора, будут поступать 6 либо пр мые, либо инверсные значени  разр дов регистра 2 делител  (в последнем случае в качестве входного переноса сумматора должен использоватьс  сигнал логической единицы. Следует особо отметить, что с целью обеспечени  максимально возможного быстродействи  устройства в нем необходимо использовать сумматоры с ускоренном образованием разр дных переносов. Однако во многих случа х этого же быстродействи  можно достичь при существенно меньших аппаратурных затратах, если в устройстве использовать сумматоры без распространени , переносов (сумматоры с сохранением переносов), организовав ускоренное формирование переносов только в их знаковые разр ды. Структура устройства при этом не измен етс , если предполагать , что на информационном выходе каждого сумматора результат формируетс  в двухр дном коде (т.е. в виде двух чисел), а регистр делимого имеет такую разр дность, что обеспечивает хранение промежуточных остатков в двухр дном коде. Узел 12 образовани  частного выполн ет две функции: во-первых, формирует сигналы Y,; , .Y, , Y., и Y, б 7 Э 10 управл ющие работой коммутатора 11, во-вторых, образует три двоичные цифры частного 2-3 , „ , Z в соответствии с алгоритмом делени  без восстановлени  остатков (Zj - старша  и 2 - младша  двоична  цифра из трех формируемых в цикле цифр). Формирование сигналов, управл ющих работой коммутатора 11, а также образование цифр частного может осуществл тьс  В узле 12 в соответствии со (ледующими логическими вьгражени ми: ); .)(.) )( SJ(.) AV , ) r-(V ( «®2,)7( «®22)0 Здесь, например, через Т-, обозначен управл ющий сигнал, под действием которого коммутатор 11 осуществл ет выборку результата, сформиро71 ванного на выходе сумматора с пор д ковым номером 7 (фиг. 1) , Х обозначает логическую переменную, соответствуюп уш значению знакового разр да на выходе 15 регистра 2 делител  ( 1, если делитель отрицательный , в противном случаеХ 5 0). На фиг. 2 изображена функциональ на  схема узла 12 образовани  частного , работающа  в соответствии с приведенными логическими вьфажени ми . Разумеетс , что эта схема может быть определенным образом преобразо вана дл  обеспечени  ее более высо кого быстродействи . С помощью коммутатора 11 осущест л етс  выборка в качестве очередного остатка либо значени  суммы S од ного из сумматоров 6, 7, либо значени  разности R одного из вычитателей 9, 10. Управление этой выборкой производитс  под действием соот ветствующих сигналов Yt 7 5 9 10 поступающих на управл ющие входы коммутатора 11 с выходов первой группы узла 12 образовани  частного. Функциональна  схема i-ro разр да коммутатора 11 пока-зана на фиг. 3, где, например, R обозначает значение разности на выходе 1-го разр да вычитател  с пор дковым номером 9 на фиг. 1. Если в устройстве используютс  сумматоры без распространени  переносов (т.е. формирующие на своих информационных выходах результат в двухр дном коде), то i-й разр д коммутатора 11 должен включать две такие схемы. Устройство дл  делени  чисел работает следующим образом. В исходном состо нии в регистре 1 делимого хранитс  п-разр дньй дополнительный код делимого А , в регистре 2 делител  - п-разр дный дополнительный код делител  В , регистр 3 частного обнулен (предпо лагаетс  , что делимое и делитель правильные нормализованные двоичны дроби). Сразу же после загрузки делимого и делител  в регистры 1 и 2 сумматор-вычитатель 4 настраиваетс  по своим управл ющим входам либо на суммирование (если знаки делимого и делител  не совпадают), либо на вычитание (если знаки дели мого и делител  совпадают), после чего сумматор-вычитатель 4, сумма8 торы 5-7 и вычитатели 8-10 начинают работать практически одновременно (здесь предполагаетс , что в сумматорах и вычитател х цепи переноса и заема построены по сквозному принципу ) . С их помощью на выходах сумматоров 6 и 7 и вычитателей 9 и 10 формируютс  результаты при всех возможных пут х развити  вычислительного процесса определени  трех наиболее старших двоичных цифр частного по алгоритму делени  без восстановлени  остатков. Очевидно, что в одном цикле определени  трех двоичных цифр частного только один из этих четырех результатов может быть правильным. Выбор правильного результата осуществл етс  с помощью управл ющих сигналов Yg, Ч, Yg и . По истечении времени, равного примерно времени суммировани  двух п-разр дных двоичных чисел от момента загрузки делимого и делител  в регистры 1 и 2, коммутатор 11 выбирает в качестве первого остатка результат либо одного из сумматоров 6, 7, либо одного из вычитателей 9, 10, который далее с разрешени  сигнала на управл ющем входе 13 устройства записываетс  в регистр 1 делимого со сдвигом на один двоичный разр д влево. Здесь важно отметить, что при записи в регистр 1 очередного остатка со сдвигом его влево на один двоичный разр д возможно искажение знака остатка. Поэтому необходимо предусмотреть в регистре 1 делимого дополнительный (п + 1)-й разр д дл  хранени  знака остатка, полученного в очередном цикле делени . Одновременно с формированием и записью первого остатка в регистр 1 делимого в узле 12 образуютс  три наиболее старшие двоичные цифры частного в соответствии с приведенными ранее соотношени ми, значени  которых записываютс  соответствующим образом втри младших двоичHbDc разр да регистра 3 частного, после чего в нем осуществл етс  однотактный сдвиг информации на три двоичных разр да в сторону его старших разр дов. На. этом цикл определени  трех наиболее старших двоичных цифр частного заканчиваетс . Определение других цифр частного осуществл етс  аналогичным образом. После вьшолне и  n/3 циклов в регистре 3 частного будет сформировано п-разр дное двоичное частное. Очевидно, что дл  получени  более точного значени  частного число циклов должно быть определенным образом увеличено. Зна частного может быть сформирован путем сложени  по модулю два знаковых разр дов делимого и делител   пи же может быть получен автоматически в процессе делени , если ,|аранее известно, что условие IAKIBI всегда вьтолн етс .

Пример . Пусть п 6, условие |Л| |В1 всегда вьтоли етс , делимое А -0,10011 делитель 8 « -О,t1001. Делимое и делитель в регистрах 1 и 2 устройства представлены в дополнительном коде следующим образом: Адц 1,01101 и Вд

1,01101 1,00111

0,00110.

0,01100 1,00111

1,10011

/

1,00110 1,00110 0,01010 0,01010 1,00111 1,00111 1,00111 1,00111

0,01101 1,11111 . 1,10001 1,00011

Второй цикл определени  цифр частного (О, О, 0)

1,01110 1,00111

0,10101

/

1,01010 1,01010 1,00111 1,00111

,,0,10001j 0,00011 Аналогично может быть разработано устройство дл  делени  двоичных чисел , в каждом цикле которого обра 1,00111. Производ  деление этих чисел по методу без восстановлени  остатков, получаем частное С 0,11000.

Ниже приведен пространственночисловой пример делени  этих же чисел в предлагаемом устройстве. В нем вычислени  расположены подобно тому, как размещены сумматор-вычитатель 4, сумматоры 5-7 и вычитатели 8-10 на фиг. 1. Правильный путь развити  вычислительного процесса определени  в цикле трех двоичных цифр частного отмечен двойными лини ми , а знаком D обозначен дополнительный разр д регистра 1 делимого дл  хранени  знака остатка.

Первый цикл определени  цифр частного (О, 1, 1)

0,01100 1,00111

1,001.01

/ Ш 1,00010 зуютс  две или больше, чем три дво-йчных цифры частного. Однако с увеличением числа k одновременно обраli11

зуемых в цикле двоичных цифр частного резко возрастает объем используемого в устройстве оборудовани . Так, например, уже при 5 в устройстве необходимо использовать п тнадцать сумматоров, п тнадцать вычитателей и один сумматор-вычитатель . Кроме того, несколько усложн ютс  коммутатор и узел образовани  частного. Поэтому в насто щее врем  представл ют практический интерес устройства дл  делени , образующие в одном цикле по предложенному принципу не более шести воичных цифр частного.

Таким образом, предлагаемое устройство действует быстрее примерно в -k раз ( k 2, 3, 4, 5, 6, ...), чем устройство-прототип . Это достигаетс  тем, что в каждом цикле его работы образуетс  несколько двоичных цифр частного, в то врем  как в известном устройтве только одна двоична  цифра астного. Длительность же цикла аботы предлагаемого устройства

:л

п

.1

612

примерно така  же, как и у известного устройства, так как в нем сумматор-вьгчитатель, все сумматоры и вычитатели начинают работать практически одновременно. Сказанное справедливо только тогда, когда в известном и предлагаемом устройствах используютс  сумматоры и вычитатели с неускоренными -(например,

сквозньпчи) переносом и заемом. В тех же случа х, когда в известном и предлагаемом устройствах используютс  сумматоры и вычитатели с ускоренным образованием разр дных переносов и заемов, вьмгрьш будетнесколько меньшим. Однако при достаточно большой разр дности обрабатываемой информации процессы образовани  разр дных переносов и заемов

во всех сумматорах и вычитател х

предлагаемого устройства существенно перекрываютс , а следовательно , оно и в этом случае имеет значительно более высокое быстродействие , чем устройство прототип .

к

ж

13

LZIJ

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ, содержащее регистры делимого и делителя, регистр частного и сумматор-вычитатель, первый и второй информационные входы которого подключены к выходам регистров делимого и делителя соответственно, управ ляющие входы сумматора-вычитателя подключены к выходам знаковых разрядов регистров делимого и делителя, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, отличающеес я тем, что, с целью повышения быстродействия, оно дополнительно содержит сумматоры, вычитатели, коммутатор и узел образования частного, причем первые информационные входы первого сумматора и первого вычитателя соединены с информационным , выходом сумматора-вычитателя, первые информационные входы второго сумматора и второго вычитателя соединены с информационным выходом первого сумматора, первые информационные входы третьего сумматора и третьего вычитателя соединены с информационным выходом первого вычитателя , вторые информационные входы сумматоров и вычитателей соединены с выходом регистра! делителя, информационные выходы второго и третьего сумматоров и второго и третьего вычитателей соответственно соединены с информационными входами коммутатора, выход которого подключен к информационному входу регистра делимого, при этом узел образования частного содержит элементы неравнозначности, И и ИЛИ, причем выход знакового разряда регистра делителя подключен к первым входам с первого по седьмой элементов неравнозначности, выходы знаковых разрядов сумматора-вычитателя, первого, второго и третьего сумматоров, первого, второго и третьего вычитателей подключены к вторым входам с первого по седьмой элементов неравнозначности соответственно, прямой выход первого элемента неравнозначности подключен к первым входам первого и второго элементов И, прямой выход второго элемента неравнозначности - к второму входу первого элемента И, прямой выход пятого элемента неравнозначности к первому входу третьего элемента И, второй вход которого подключен к первому входу четвертого,элемента И и к инверсному выходу второго элемента неравнозначности, инверсные выходы второго и пятого элементов неравнозначности подключены к вторым входам второго и четвертого элементов И соответственно, выходы с первого по четвертый элементов И под

   SU „.,1119006 ключены к управляющим входам коммутатора и к первым входам с пятого по восьмой элементов И соответственно, выходы которых подключены к входам первого элемента ИЛИ соответственно, выход которого подключен к входу первого младшего разряда регистра частного, вход второго младшего разряда которого подключен к выходу второго элемента ИЛИ, входы кото рого подключены к выходам второго и четвертого элементов И соответственно, вторые входы с пятого по восьмой элементов И подключены к инверсным выходам третьего, шестого, четвертого и седьмого элементов неравнозначности соответственно, инверсный выход первого элемента неран.’? нозначности подключен к входу третьего младшего разряда регистра частного.