SU1728862A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел. Целью изобретени   вл етс  повышение быстродействи  устройства путем сокращени  длительности такта форми- ровани  цифр частного. Устройство содержит два регистра 1 и 2 остатка, регистр 3 делител , сумматор 5 частного, сумматор 6 принудительного округлени  делител , узел 7 вычислени  обратной величины, два сумматора 8 и 9, два блока 10 и 11 умножени , вычитатель 12, коммутатор 13, селектор 14, элемент НЕ 15, блок 16 микропрограммного управлени  и введенный регистр 4 обратной величины. 3 ил.

Description

(Л

С

го

00 00

о

го

Изобретение относитс  к вычислительной технике и может быть применено в быстродействующих арифметических устройствах дл  выполнени  операции делени  чисел.

Известно устройство дл  делени , формирующее в каждом такте k цифр частного

(где ,n- разр дность делимого

и делител , х - ближайшее целое, большее или равное х), содержащее регистр делимого , регистр делител , сумматор частного, сумматор принудительного округлени  делител , блок делени  усеченных чисел, блок умножени , сумматор, вычитатель, коммутатор и блок управлени .

Недостатком этого устройства  вл етс  низкое быстродействие, вызванное большой длительностью такта формировани  k цифр частного и остатка.

Известно устройство дл  делени , формирующее в каждом такте k цифр частного

(где ,n- разр дность делимого

и делител ) и содержащее первый регистр остатка, второй регистр остатка, регистр делител , сумматор частного, сумматор принудительного округлени  делител , узел вычислени  обратной величины, два сумматора , два блока умножени , вычитатель, элемент И-НЕ, два коммутатора и блок микропрограммного управлени .

Быстродействие этого устройства недостаточно высокое из-за относительно большой длительности такта.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство дл  делени , формирующее в каждом такте k цифр частного (где 2 k - ,

п - разр дность делимого и делител ) и содержащее два регистра остатка, регистр де- лител , сумматор частного, сумматор принудительного округлени , узел вычислени  обратной величины, два сумматора, два блока умножени , коммутатор, селектор, вычитатель и блок микропрограммного управлени , причем вход данных устройства соединен с информационным входом регистра делител  и с первым информационным входом коммутатора, выход которого соединен с информационным входом первого регистра остатка, выходы первого и второго регистров остатка соединены с первым и вторым информационными входами первого сумматора соответственно, выход которого  вл етс  выходом остатка устройства и соединен с входом уменьшаемого вычита- тел , входы вычитаемого и заема которого соединены с выходами первой и второй групп первого блока умножени  соответственно , первый информационный вход первого блока.умножени  соединен с выходом регистра делител , выходы разности и заема вычитател  соединены с вторым информационным входом коммутатора и информационным входом второго регистра остатка соответственно, выходы старших разр дов первого и второго регистров остатка соединены с первым и вторым инфор0 мационными входами второго сумматора соответственно, выход младших разр дов которого соединен с первым информационным входом второго блока умножени , выход старшего разр да второго сумматора

5 соединен с входом элемента НЕ, выход которого соединен с управл ющим входом селектора , информационный вход которого соединен с выходом второго блока умножени , выход селектора соединен с информа0 ционным входом младших разр дов сумматора частного и с вторым, информационным входом первого блока умножени , выход старших разр дов регистра делител  соединен с информационным входом сум5 матора принудительного округлени  делител , вход переноса которого соединен с входом логической единицы устройства, выход сумматора принудительного округлени  делител  соединен с информационным вхо0 дом узла вычислени  обратной величины, выход которого соединен с вторым информационным входом второго блока умножени , вход синхронизации устройства соединен с синхровходами первого и второ5 го регистров остатка, регистра делител , сумматора частного и блока микропрограммного управлени , первый выход которого соединен с первым управл ющим входом коммутатора и входами установки в нуль

0 второго регистра остатка и сумматора частного , выход которого  вл етс  выходом частного устройстве, второй выход блока микропрограммного управлени  соединен с вторым управл ющим входом коммутатора

5 и входами разрешени  записи второго регистра остатка и сумматора частного, третий и четвертый выходы блока микропрограммного управлени  соединены с входами разрешени  записи первого регистра остатка и

0 регистра делител  соответственно, п тый выход блока микропрограммного управлени   вл етс  выходом признака окончани  делени  устройства.

Недостаток известного устройства - от5 носительно низкое быстродействие, вызванное большой длительностью такта формировани  k цифр частного в случае, когда на входе данных устройства одновременно наход тс  n-разр дные двоичные коды делимого X и делител  Y и загружаютс 

в первый регистр остатка и регистр делител  одновременно.

Цель изобретени  - повышение быстродействи  устройства путем сокращени  длительности такта формировани  к цифр частного при одновременной загрузке операндов в первый регистр остатка и регистр делител .

Поставленна  цель достигаетс  тем, что в устройство дл  делени , содержащее два регистра остатка, регистр делител , сумматор частного, сумматор принудительного округлени  делител , узел вычислени  обратной величины, два сумматора, два блока умножени , коммутатор, селектор, вычита- тель и блок микропрограммного управлени , причем вход данных устройства соединен с информационным входом регистра делител  и с первым информационным входом коммутатора, выход которого соединен с информационным входом первого регистра остатка, выходы первого и второго регистров остатка соединены с первым и вторым информационными входами первого сумматора соответственно, выход которого  вл етс  выходом остатка устройства и соединен с входом уменьшаемого вычита- тел , входы вычитаемого и заема которогр соединены с выходами первой и второй групп первого блока умножени  соответственно , первый информационный вход первого блока умножени  соединен с выходом регистра делител , выходы разности и заема вычитател  соединены с вторым информационным входом коммутатора и информационным входом второго регистра остатка соответственно, выходы старших разр дов первого и второго регистров остатка соединены с первым и вторым информационными входами второго сумматора соответственно, выход младших разр дов которого соединен с первым информационным входом второго блока умножени , выход старшего разр да второго сумматора соединен с входом элемента НЕ, выход которого соединен с управл ющим входом селектора, информационный вход которого соединен с выходом второго блока умножени , выход селектора соединен с информационным входом младших разр дов сумматора частного и с вторым информационным входом первого блока умножени , вход логической единицы устройства соединен с входом переноса сумматора принудительного округлени  делител , выход которого соединен с входом узла вычислени  обратной величины, вход синхронизации устройства соединен с синхровходами первого и второго регистров остатка, регистра делител , сумматора частного и блока

микропрограммного управлени , первый выход которого соединен с входом разрешени  записи регистра делител , с первым управл ющим входом коммутатора и входами

установки в нуль второго регистра остатка и сумматора частного, выход которого  вл етс  выходом частного устройства, второй выход блока микропрограммного управлени  соединен с вторым управл ющим входом

0 коммутатора и входами разрешени  записи второго регистра остатка и сумматора частного , третий выход блока микропрограммного управлени  соединен с входом разрешени  записи первого регистра остат5 ка, четвертый выход блока микропрограммного управлени   вл етс  выходом признака окончани  делени  устройства, введен регистр обратной величины, выход которого соединен с вторым информацион0 ным входом второго блока умножени , выход узла вычислени  обратной величины соединен с информационным входом регистра обратной величины, вход разрешени  записи и синхровход которого соединены с

5 входом разрешени  записи и синхровходом регистра делител  соответственно, выход старших разр дов делител  входа данных устройства соединен с информационным входом сумматора принудительного округ0 лени  делител .

На фиг.1 приведена структурна  схема предлагаемого устройства дл  делени ; на фиг.2 -функциональна  схема блока микропрограммного управлени ; на фиг.З - мик5 ропрограмма работы устройства.

Устройство дл  делени  содержит (фиг.1) первый 1 и второй 2 регистры остатка , регистр 3 делител , регистр 4 обратной величины сумматор 5 частного, сумматор 6

0 принудительного округлени  делител , узел 7 вычислени  обратной величины, первый и второй сумматоры 8 и 9 соответственно, первый и второй блоки 10 и 11 умножени  соответственно, вычитатель 12, коммутатор

5 13, селектор 14, элемент НЕ 15, блок 16 микропрограммного управлени , вход 17 данных устройства, вход418 синхронизации устройства, вход 19 логической единицы устройства , выходы 20 и 21 остатка и частного

0 устройства, выходы 22 и 23 регистров 1. и 2, выходы 24 и 25 старших разр дов регистров 1 и 2, выход 26 регистра 3, выход 27 старших разр дов делител  входа 17 данных устройства , выход 28 сумматора 6, выход 29 узла 7

5 вычислени  обратной величины, выход 30 регистра 4, выходы 31 и 32 младших разр дов и старшего разр да сумматора 9 соответственно , выход 33 второго блока 11 умножени , выход 34 селектора 14, выход 35 первого сумматора 8, выходы 36 и 37 первой

и второй групп блока 10 умножени  соответственно , выходы 38 и 39 разности и заема вычитател  12 соответственно, выход 40 коммутатора 13, выходы 41-44 с первого по четвертый блока 16 микропрограммного управлени  соответственно.

Вход 17 данных устройства соединен с информационным входом регистра 3 делител  и с первым информационным входом коммутатора 13, выход 40 которого соединен с информационным входом первого регистра 1 остатка, выходы 22 и 23 первого 1 и второго 2 регистров остатка соединены с первым и вторым информационными входами первого сумматора 8 соответственно, выход 35 которого  вл етс  выходом 20 остатка устройства и соединен с входом уменьшаемого вычитател  12, входы вычитаемого и заема которого соединены с выходами 36 и 37 первой и второй групп первого блока 10 умножени  соответственно, первый информационный вход первого блока 10 умножени  соединен с выходом 26 регистра

3делител . Выходы 38 и 39 разности и заема вычитател  12 соединены с вторым информационным входом коммутатора 13 и информационным входом второго регистра 2 остатка соответственно, выходы 24 и 25 старших разр дов первого 1 и второго 2 регистров остатка соединены с первым и вторым информационными входами второго сумматора 9 соответственно, выход 31 младших разр дов которого соединен с первым информационным входом второго блока 11 умножени , выход 32 старшего разр да второго сумматора 9 соединен с входом элемента НЕ 15, выход которого соединен с управл ющим входом селектора 14, информационный вход которого соединен с выходом 33 второго блока 11 умножени , выход 34 селектора 14 соединен с информационным входом младших разр дов сумматора 5 частного и с вторым информационным входом первого блока 10 умножени , выход 27 старших разр дов делител  входа 17 данных устройства соединен с информационным входом сумматора 6 принудительного округлени  делител . Вход 19 логической единицы устройства соединен с входом переноса сумматора 6 принудительного округлени  делител , выход 28 которого соединен с информационным входом узла 7 вычислени  обратной величины, выход 29 которого соединен с информационным входом регистра

4обратной величины, выход 30 которого соединен с вторым информационным входом второго блока 11 умножени . Вход 18 синхронизации устройства соединен с син- хровходами первого 1 и второго 2 регистров остатка, регистра 3 делител , регистра 4 обратной величины, сумматора 5 частного и блока 16 микропрограммного управлени , первый выход 41 которого соединен с входом разрешени  записи регистра 3 делител , регистра 4 обратной величины, с первым управл ющим входом коммутатора 13 и входом установки в нуль второго регистра 2 остатка и сумматора 5 частного, выход которого  вл етс  выходом 21 частного устрой0 ства, второй выход 42 блока 16 микропрограммного управлени  соединен с вторым управл ющим входом коммутатора 13, входами разрешени  записи второго регистра 2 остатка и сумматора 5 частного,

5 третий выход 43 блока 16 микропрограммного управлени  соединен с входом разрешени  записи первого регистра 1 остатка, четвертый выход 44 блока 16 микропрограммного управлени    вл етс  выходом при0 знака окончани  делени  устройства.

Первый регистр 1 остатка (п+2)-разр д- ный, из которых два разр да расположены слева от зап той, а остальные - справа от зап той. В исходном состо нии в разр дах

5 справа от зап той этого регистра хранитс  n-разр дный двоичный код делимого без знака, а в процессе делени  в него записываютс  значени  сумм очередных остатков. Второй регистр 2 остатка содержит (п+1)

0 разр дов, из которых два расположены слева от зап той, а остальные - справа. В исходном состо нии этот регистр обнулен, а в процессе делени  в него записываетс  значение переносов очередных остатков.

5 Регистр 3 делител  n-разр дный, причем все разр ды расположены справа от зап той. В регистре 3 делител  в исходном состо нии хранитс  n-разр дный двоичный код делител  без знака.

0 Регистр 4 обратной величины (к+2)-раз- р дный, из которых один разр д расположен слева от зап той, а остальные - справа. Регистр 4 предназначен дл  хранени  (k+2) старших разр дов обратной величины при5 нудительно округленного усеченного делител , поступающих с выхода 29 узла 7 вычислени  обратной величины. Предполагаетс , что все регистры устройства реализованы на двухтактных синхронных

0 DV-триггерах. Запись информации в регистры производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах.

Сумматор 5 частного предназначен дл 

5 хранени  частного. Он также участвует в операции делени  в процессе формировани  правильного частного. В первом такте делени  сумматор 5 частного обнул етс  путем подачи синхроимпульса с входа 18 син- хронизации устройства на его синхровход и

разрешающего потенциала с первого выхо- да41 блока 16 микропрограммного управлени  на вход разрешени  установки в нуль сумматора 5 частного. Во всех остальных тактах работы устройства в сумматоре 5 частного накапливаетс  значение частного. Дл  этого к значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому на (k-1) разр д влево (в сторону старших разр дов), прибавл етс  значение к цифр частного, сформированных на выходе 34 селектора 14 в текущем такте. Запись информации в сумматор 5 частного также осуществл етс  по синхроимпульсу при наличии разрешающего потенциала на его входе разрешени  записи, который подключен к второму выходу 42 блока 16 микропрограммного управлени . После завершени  делени  образованное в сумматоре 5 частное поступает на выход 21 частного устройства. Сумматор частного реализован так же, как и в известном устройстве, т.е. на комбинационном сумматоре и регистре.

Формирование k цифр частного в каждом такте работы устройства дл  делени  производитс  путем умножени  однор дного кода усеченного остатка, сформированного на выходе 31 младших разр дов второго сумматора 9, на значение старших разр дов обратной величины усеченного делител , хранимое в регистре 4 обратной величины и подаваемое с выходов 30 регистра 4 обратной величины. Чтобы устранить возможность поступлени  в устройстве k цифр частного с избытком, значение старших разр дов делител , поступающее с выхода 27 входа 17 данных устройства, увеличиваетс  на единицу младшего разр да в сумматоре 6 принудительного округлени  делител .

Пусть делимое X и делитель Y есть нормализованные двоичные дроби, т.е. 1/2 X 1 и 1 /2 Y 1. Это справедливо только в первом такте делени . В дальнейшем , когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое X в предлагаемом устройстве может измен тьс  в пределах 0 X 2Y. Можно показать, что дл  получени  на выходе 34 селектора 14 k двоичных цифр частного с точностью до единицы их младшего разр да достаточно обрабатывать (k+4) старших разр дов делимого (один разр д расположен слева от зап той, а остальные - справа от зап той), (k+З) старших разр дов делител  Y (все разр ды расположены справа от зап той) и (k+2) старших разр дов обратной величины

принудительно округленного усеченного де- лител  (один разр д расположен слева от зап той, а остальные - справа от зап той). Сумматор 6 (к+3)-разр дный комбина5 ционного типа. В сумматоре 6 осуществл етс  принудительное округление делител  путем прибавлени  к значению (k+З) старших разр дов делител , поступающих на информационный вход сумматора 6 с выхо0 да 27 входа 17 данных устройства, единицы в младший разр д, поступающей на вход переноса сумматора 6 принудительного округлени  делител  через вход 19 логической единицы устройства. На выходе 28 суммато5 ра 6 принудительного округлени  делител  образуетс  (к+4)-разр дный результат (один разр д расположен слева от зап той, а остальные - справа от зап той), который далее поступает на вход узла 7 вычислени  обрат0 ной величины.

Узел 7 вычислени  обратной величины производит вычисление значени  (k+2) старших разр дов обратной величины от принудительно округленного значени  (k+З)

5 старших разр дов делител , поступающего на вход узла 7 вычислени  обратной величины с выхода 28 сумматора 6 принудительного округлени  делител . На выходе 29 узла 7 вычислени  обратной величины формиру0 етс  значение (k+2) старших разр дов обратной величины принудительно округленного усеченного делител . Узел 7 может быть выполнен в виде комбинационной схемы, реализующей метод делени 

5 Стефанелли, или же совместно с сумматором 6 на ПЗУ по соответствующей таблице истинности,

С помощью первого сумматора 8 комбинационного типа двухр дный код остатка, 0 хранимый в первом 1 и втором 2 регистрах остатка, преобразуетс  в однор дный код.

Второй сумматор 9 комбинационного типа осуществл ет преобразование (k+5) старших разр дов двухр дного кода остат5 ка, хранимого в регистрах 1 и 2 остатка, в однор дный код (два разр да расположены слева от зап той и (k+З) разр да - справа от зап той). На выходе 31 младших разр дов второго сумматора 9 образуетс  однор д0 ный код (k+4) старших разр дов остатка (один разр д - слева от зап той, (k+З) разр дов - справа от зап той), а на выходе 32 старшего разр да второго сумматора 9 образуетс  старший дополнительный разр д

5 остатка.

В первом блоке 10 умножени  осуществл етс  перемножение k-разр дного частного , сформированного на выходах 34 селектора 14 и поступающего на второй ий- формационный вход первого блока 10 умножени , и значени  n-разр дного делител , хранимого в регистре 3 делител  и поступающего на первый информационный вход блока 10с выхода 26 регистра 3 делител . На выходах 36 и 37 первой и второй групп первого блока 10 умножени  образуетс  произведение в двухр дном коде (в виде двух чисел). Первый блок 10 умножени  - комбинационного типа - может быть разработан хорошо известными методами, на- пример в виде многослойной структуры без распространени  переносов внутри слоев. Он также может быть реализован в виде совокупности из n/k k-разр дных двоичных умножителей.

Во втором блоке 11 умножени  производитс  умножение значени  однор дного кода (к+4) старших разр дов остатка, поступающего на его первый информационный вход с выхода 31 младших разр дов второго сумматора 9, на значение (к+2) старших разр дов обратной величины принудительно округленного усеченного делител , поступающее на его второй информационный вход с выхода 30 регистра 4 обратной вели- чины. На выходе 33 второго блока 11 умножени  формируетс  значение к цифр частного. Значение k-разр дного частного, полученного на выходах 34 селектора 14, может быть либо равно значению старших к разр дов частного, получаемого при делении n-разр дных чисел, либо меньше его на единицу младшего разр да с весом 2. Второй блок 11 умножени  - комбинационного типа - может быть разработан хорошо изве- стными методами, например в виде многослойной структуры с распространением переноса только в последнем слое.

В вычитателе 12 осуществл етс  вычи- тание из текущего остатка, сформированного в однор дном коде на выходе 35 первого сумматора 8, произведени  делител  на k цифр частного, образованного в двухр дном коде на выходах 36 и 37 первой и второй групп первого блока 10 умножени . Результат этого вычитани   вл етс  очередным остатком и получаетс  на выходах 38 и 39 разности и заема вычитател  12 в двухр дном к-оде. Вычитатель 12 - комбинационно- го типа без распространени  заема, он может быть реализован как на одноразр дных двоичных вычитател х, так и на одноразр дных двоичных сумматорах. В предлагаемом устройстве предполагаетс , что вычитатель 12 реализован на одноразр дных двоичных сумматорах и на выходах 38 и 39 формируетс  остаток в двухр дном коде в виде суммы и переноса. Дл  этого необходимо информацию, поступающую на

его входы с выходов 36 и 37 первой и второй групп первого блока 10 умножени , проин- вертировать с добавлением единиц в соответствующие весовые позиции (дл  перевода обратного-кода в дополнительный ).

С помощью коммутатора 13 осуществл етс  передача на информационные входы первого регистра 1 остатка либо делимого с входа 17 данных устройства, когда на первом выходе 41 блока 16 микропрограммного управлени  формируетс  сигнал логической единицы, либо результата, образованного на выходе 38 разности вычитател  12, когда на втором выходе 42 блока 16 микропрограммного управлени  формируетс  сигнал логической единицы. Коммутатор 13 может быть реализован на элементах 2И-2ИЛИ. Так как в предлагаемом устройстве при формировании k цифр частного используютс  старшие разр ды остатка, полученные при приведении на втором сумматоре 9 к однор дному коду старших разр дов двухр дного кода остатка, то возможно образование неправильного значени  k цифр частного. Так, если значение старших разр дов приведенного остатка, полученного на выходах 35 первого сумматора 8, равно нулю, то при формировании однор дного кода старших разр дов остатка путем сложени  на втором сумматоре 9 старших разр дов двухр дного кода остатка возможно получение значени  суммы на выходе31 младших разр дов сумматора 9 меньшего, чем нуль на единицу младшего разр да, т.е. значени  1,11...1. Но

Ч-с-

в этом случае на выходе 32 старшего разр да второго сумматора 9 формируетс  логическа  единица, а в случае, если значение старших разр дов приведенного остатка, полученного на выходе 35 первого сумматора 8, не равно нулю, на выходе 32 старшего разр да второго сумматора 9 формируетс  логический нуль. Дл  исключени  возможности получени  в первом случае неверного значени  k цифр частного в устройстве предусмотрена блокировка (формирование значени  k цифр частного, равного нулю) k цифр частного, полученных на выходах 33 второго блока 11 умножени , путем подачи на управл ющий вход селектора 14 уровн  логического нул  с выхода элемента НЕ 15. Уровень логического нул  на его выходе устанавливаетс  в том случае, если на выходе 32 старшего разр да второго сумматора 9. устанавливаетс  уровень логической единицы . Во всех других случа х на выход 34 селектора 14 пропускаетс  значение k цифр частного с выхода 33 второго блока 11 умножени .

Селектор 14 производит формирование на выходе 34 значени  k цифр частного, равного нулю, если на его управл ющем входе присутствует сигнал логического нул  или же пропускает на выход 34 значение k цифр частного с выхода 33 второго блока 11 умножени . Селектор 14 реализован также, как и в известном устройстве, т.е. содержит k двухвходовых элементов И, имеющих один общий вход, служащий в качестве управл - ющего входа.

Блок 16 микропрограммного управлени  координирует работу узлов и блоков устройства при выполнении в нем операции делени , он может быть реализован различ- ными методами, например на счетчике 45 и пам ти 46 микрокоманд (фиг.2). Счетчик 45 - накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход счета счетчика 45 соединен с входом 18 синхронизации устройства. В качестве пам ти 46 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (М+2) 4, где М .. -

число тактов собственно делени , в течение которых в устройстве формируетс  М (k- 1)+ 1 цифр частного; ближайшее целое, большее или равное X.

В самом начале работы устройства счет- чик 45 устанавливаетс  в некоторое исходное состо ние, например в нуль (на фиг.2 цепь установки счетчика 45 в исходное состо ние не показана). Микропрограмма работы устройства представлена на фиг.З,

Следует особо отметить, что если вычи- татель 12 устройства реализован на одноразр дных двоичных вычитател х, то в этом случае на выходах 38 и 39 остаток формируетс  в двухр дном коде в виде разности и заема. Поэтому сумматоры 8 и 9 могут быть заменены вычитател ми. Дл  получени  в этом случае в устройстве k цифр частного с недостатком на вход заема вычитател  9 .необходимо подавать сигнал логической единицы с входа 19 логической единицы устройства .

Устройство дл  делени  работает следующим образом.

Пусть на входе данных устройства при- сутствуют без знаков n-разр дные двоичные коды делител  Y и делимого X (т.е. коды дробных частей делител  и делимого), а счетчик 45 блока 1.6 микропрограммного управлени  установлен в начальное нулевое состо ние. Тогда на первом 41 и третьем 43 выходах блока 16 микропрограммного управлени  сформируютс  единичные сигналы , под действием которых коммутатор 13 пропускает на информационный вход первого регистра 1 остатка делимое X с входа 17 данных устройства, на информационные входы сумматора 6 принудительного округлени  делител  поступает значение старших разр дов делител  с выхода 27 входа 17 данных устройства, принудительно округленное значение усеченного делител  с входа 28 сумматора 6 поступает на вход узла 7 вычислени  обратной величины, на выходе 29 которого формируетс  значение (k+2) старших разр дов обратной величины принудительно округленного усеченного делител . Регистры 1, 3 и 4 подготовлены к приему информации, а второй регистр 2 остатка и сумматор 5 частного - к обнулению. С приходом первого синхроимпульса на вход 18 синхронизации устройства осуществл етс  запись двоичных кодов делимого X и делител  Y в регистры 1 и 3 соответственно , в регистр 4 - значени  (k+2) старших разр дов обратной величины принудительно округленного усеченного делител , а также обнуление второго регистра 2 остатка и сумматора 5 частного. Счетчик 45 блока 16 микропрограммного управлени  устанавливаетс  в состо ние логической единицы. После завершени  действи ,первого импульса на входе 18 синхронизации устройства заканчиваетс  подготовительный этап и начинаетс  собственно деление, в процессе которого в течение М тактов формируетс  М (k - 1) + 1 двоичных цифр частного.

Во втором такте (в первом из М тактов собственно делени ) работы устройства на втором 42 и третьем 43 выходах блока 16 микропрограммного управлени  образуютс  сигналы логической единицы. Под действием этих управл ющих сигналов в устройстве выполн ютс  следующие действи . По значению старших разр дов делимого (на следующих тактах в роли делимого выступает остаток, хран щийс  в регистрах 1 и 2 остатка в двухр дном коде) и делител  на выходах 33 второго блока 11 умножени  формируетс  значение k двоичных цифр частного . Параллельно с работой блока 11 умножени  и второго сумматора 8 частного, который преобразует двухр дный код текущего остатка в однор дный. По значению старшего разр да сумматора 9 осуществл етс  окончательное формирование k цифр частного на выходе 34 селектора. Если сигнал на выходе 32 второго сумматора 9 соот- ветствуетуровню логической единицы, то на выходе элемента НЕ Сформируетс  сигнал логического нул , который устанавливает значение k цифр частного на выходе селектора 14 равное нулю. В противном случае в качестве k-разр дното частного в устройстве используетс  значение k цифр частного,

сформированное на выходе 33 второго блока 11 умножени . Сформированное на выходе 34 селектора 14 k-разр дное частное Zi (в следующих тактах - Zj,, где i - номер такта собственно делени ) поступает на информационные входы младших разр дов сумматора частного и на второй информационный вход первого блока 10 умножени , на выходах 36 и 37 которого образуетс  в двухр дном коде произведение Y ZL С помощью вычита- тел  12 формируетс  разность X - Y Zi в двухр дном коде, котора  в дальнейшем служит остатком и подаетс  на второй информа- ционный вход коммутатора 13 и на информационный вход второго регистра 2 остатка со сдвигом на (k-1) разр д влево (в сторону старших разр дов). Регистры 1, 2 и сумматор 5 частного подготовлены к приему информации. С приходом второго синхроимпульса на вход 18 синхронизации устройства в регистры 1 и 2 остатка записываетс  сформированный на выходах 38 и 39 вычи- тател  12 двухр дный код остатка, в младшие разр ды сумматора 5 частного занос тс  k старших цифр частного, а счетчик 45 блока 16 микропрограммного управлени  устанавливаетс  в состо ние 2. На этом второй такт работы устройства заканчиваетс  и далее выполн етс  еще (М-1) аналогичных тактов. Заметим, что в каждом из этих тактов старша  двоична  цифра из k очередных цифр частного, образованных на выходе 34 селектора 14 и поступающих на информационные входы младших разр дов сумматора 5 частного, подсуммируетс  к младшему разр ду содержимого сумматора 5 частного, сдвинутому на (k-1) разр д в сторону его старших разр дов.

После выполнени  последнего (М+1) такта на выходе 21 частного устройства образуетс  n-разр дное частное, на выходе 20 остатка устройства образуетс  п-разр дный остаток. Одновременно с этим из пам ти 46 микрокоманд блока 16 микропрограммного управлени  считываетс  микрокоманда (М+2), которой соответствует управл ющий сигнал Y44 и соответственно на четвертом выходе 44 блока 16 микропрограммного управлени  устанавливаетс  уровень логической единицы, сигнализирующий об окончании операции делени .

Сравнение предлагаемого устройства дл  делени  и известного устройства по быстродействию .

Так как в предлагаемом устройстве и в известном устройстве деление выполн етс  за одно и то же число тактов, то дл  сравнени  их быстродействи  достаточно сравнить длительность одного такта их работы.

Длительность одного такта работы известного устройства в случае одновременного присутстви  кодов делимого и делител  на входе данных устройства опре- дел етс  из выражени :

Тпрот tno + to6p + tyMH2 + tcefl +

+ Тумн1 + Т,выч + tic + tprl

(t2 tno + to6p),

где tno - врем  формировани  принудитель- но округленного значени  (k+З) старших разр дов делител  на выходе сумматора принудительного округлени  делител ;

to6p - врем  формировани  (k+2) стар- ших разр дов обратной величины принудительно округленного усеченного делител  на выходе узла вычислени  обратной величины;

tyMH2 - врем  формировани  k цифр час- тного на выходе второго блока умножени ; teen- врем  формировани  правильного значени  k цифр частного на выходе селектора;

tyMHi - врем  формировани  произве- дени  делител  на k цифр частного в двухр дном коде на выходах первого блока умножени ;

Т-вых - врем  формировани  очередного остатка в двухр дном коде на выходах вычи- тател ;

т.к - врем  срабатывани  коммутатора; tprl - врем  записи информации в первый регистр остатка;

t2 - врем  формировани  (k+4) старших разр дов однор дного кода очередного остатка на втором сумматоре.

Длительность одного такта работы предлагаемого устройства в случае одно- временного присутстви  кодов делимого и делител  на входе данных устройства определ етс  из выражени :

Тпредл - t2 + 1умн2 + tcefl + tyMHi + + tebi4 + tK + tperl. Так как t2 tno, TO Тпрот Тпредл to6p.

При значени х k 4-8 врем  формировани  (k+2) старших разр дов обратной величины принудительно округленного усеченного делител  на выходе узла вычис- лени  обратной величины (to6p) составл ет 15-40% от общей длительности такта.

Следовательно, быстродействие предлагаемого устройства примерно на 17,6- 66,6% выше, чем быстродействие известного устройства. Обьем используемого оборудовани  в них практически тот же, так как в предлагаемое устройство введен только один регистр обратной величины, но он малоразр дный.

Ф о р м у л а и з о б р ет е н и   Устройство дл  делени , содержащее два регистра остатка, регистр делител , сумматор частного, сумматор принудительного округлени  делител , узел вычислени  обратной величины, два сумматора, два блока умножени , вычитатель, коммутатор , селектор, элемент НЕ и блок микропрограммного управлени , причем вход данных устройства соединен с информационным входом регистра делител  и с первым информационным входом коммутатора , выход которого соединен с информационным входом первого регистра остатка, выходы первого и второго регистров остатка соединены с первым и вторым информационными входами соответственно первого сумматора, выход которого  вл етс  выходом остатка устройства и соединен с входом уменьшаемого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп соответственно первого блока умножени , первый информационный вход которого соединен с выходом регистра делител , выходы разности и заема вычитател  соединены с вторым информационным входом коммутатора и информационным входом второго регистра остатка соответственно, выходы старших разр дов первого и второго регистров остатка соединены с первым и вторым информационными входами соответственно второго сумматора, выход младших разр дов которого соединен с первым информационным входом второго блока умножени , выход старшего разр да второго сумматора соединен с входом элемента НЕ, выход которого соединен с управл ющим входом селектора , информационный вход которого соединен с выходом второго блока умножени , выход селектора соединен с информационным входом младших разр дов сумматора

частного и с вторым информационным входом первого блока умножени , вход логической единицы устройства соединен с входом переноса сумматора принудительного округлени  делител , выход которого соединен с входом узла вычислени  обратной величины, вход синхронизации устройства соединен с синхро входами первого и второго регистров остатка, регистра делител ,

сумматора частного и блока микропрограммного управлени , первый выход которого сое- динен с первым управл ющим входом коммутатора и входами установки в О второго регистра остатка и сумматора частного,

выход которого  вл етс  выходом частного устройства, второй выход блока микропрограммного управлени  соединен с вторым управл ющим входом коммутатора и входами разрешени  записи второго регистра остатка и сумматора частного, третий выход блока микропрограммного управлени  соединен с входом разрешени  записи первого регистра остатка, четвертый выход блока микропрограммного управлени   вл етс 

выходом признака окончани  делени  устройства , отличающеес  тем, что, с целью повышени  быстродействи , в него введен регистр обратной величины, выход которого соединен.с вторым информациейным входом второго блока умножени , выход узла вычислени  обратной величины соединен с информационным входом регистра обратной величины, вход разрешени  записи которого соединен с первым выходом блока микропрограммного управлени  и входом разрешени  записи регистра делител ; синхровход которого соединен с синх- ровходом регистра обратной величины, вход старших разр дов данных устройства

соединен с информационным входом сумматора принудительного округлени  делител .

1728862 W 42 43 W

Фиг. 2

Claims (2)

1. Ф о р м у л а и з о б р е т е н и я

   Устройство для деления, содержащее два регистра остатка, регистр делителя, сумматор частного, сумматор принудительного округления делителя, узел вычисления обратной величины, два сумматора, два блока умножения, вычитатель, коммутатор, селектор, элемент НЕ и блок микропрограммного управления, причем вход данных устройства соединен с информационным входом регистра делителя и с первым информационным входом коммутатора, выход которого соединен с информационным входом первого регистра остатка, выходы первого и второго регистров остатка соединены с первым и вторым информационными входами соответственно первого сумматора, выход которого является выходом остатка устройства и соединен с входом уменьшаемого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп соответственно первого блока умножения, первый информационный вход которого соединен с выходом регистра делителя, выходы разности и заема вычитателя соединены с вторым информационным входом коммутатора и информационным входом второго регистра остатка соответственно, выходы старших разрядов первого и второго регистров остатка соединены с первым и вторым информационными входами соответственно второго сумматора, выход младших разрядов которого соединен с первым информационным входом второго блока умножения, выход старшего разряда второго сумматора соединен с входом элемента НЕ, выход которого соединен с управляющим входом селектора, информационный вход которого соединен с выходом второго блока умножения, выход селектора соединен с информационным входом младших разрядов сумматора частного и с вторым информационным входом первого блока умножения, вход логической единицы устройства соединен с входом переноса сумматора принудительного округления делителя, выход которого соединен с входом узла вычисления обратной величины, вход синхронизации устройства соединен с синхровходами первого и второго регистров остатка, регистра делителя, сумматора частного и блока микропрограммного управления, первый выход которого соединен с первым управляющим входом коммутатора и входами установки в О второго регистра остатка и сумматора частного, выход которого является выходом частного устройства, второй выход блока микропрограммного управления соединен с вторым управляющим входом коммутатора и входами разрешения записи второго регистра остатка и сумматора частного, третий выход блока микропрограммного управления соединен с входом разрешения записи первого регистра остатка, четвертый выход блока микропрограммного управления является выходом признака окончания деления устройства, отличающееся тем, что, с целью повышения быстродействия, в него введен регистр обратной величины, выход которого соединен.с вторым информационным входом второго блока умножения, выход узла вычисления обратной величины соединен с информационным входом регистра обратной величины, вход разрешения записи которого соединен с первым выходом блока микропрограммного управления и входом разрешения записи регистра делителя; синхровход которого соединен с синхровходом регистра обратной величины, вход старших разрядов данных устройства соединен с информационным входом сумматора принудительного округления делителя.

   Фиг.
2. 2 ! >/ί

   Фиг.З