RU1783522C - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ, Целью изобретени   вл етс  повышение быстродействи . Устройство содержит регистры 1-3 делимого и частного, блок 4 делени  усеченных чисел, формирователь 10 цифр частного, блок 5 умножени , два вычитател  6.7, группу сумматоров-вычита- телей , коммутатор 12, блок 13 управлени , а также нововведенные формирователь 9 дополнительных цифр частного и форми- ррватель 11 кратных. 7 ил., 1 табл.

Description

Х| СО СА СЛ ГО ГО

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих арифметических уст- poucfBax выполнени  операции делени .

Известно устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, два узла коррекции частного, блок умножени , два вычитател , сумматор-вычитатель, коммутатор и блок управлени ,

В данном устройстве в блок делени  усеченных чисел поступает (k+ 1) разр дов делимого и делител . За один такт формируетс  k-разр дное число. Недостатком этого устройства  вл етс  низкое быстродействие , вызванное большим временем срабатывани  блока делени  усеченных чисел.

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  делени , содержащее регистры делимого , делител  и частного, блок делени  усеченных чисел, формирователь цифр частного (в прототипе он называетс  узлом коррекции частного), блок умножени , два вычитател , группу сумматоров-вычмтате- лей (в прототипе она состоит из двух сумма- торов-вычитателей), коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра де- дител , выходы которого соединены с входами первой группы блока умножени , выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разр дов которого соеди- ены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы регистра делимого соединены с входами уменьшаемого первого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени  соответственно, выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  соответственно, выход знакового разр да которого соединен с первым управл ющим входом формировател  цифр частного, с управл ющими входами сумма- торов-вычитателей группы и первым входом блока управлени , выходы второго вычитател  соединены с входами первого слагаемого каждого сумматора-вычитател  группы и с информационными входами второй группы коммутатора, информационные

входы остальных групп которого соединены с выходами соответствующих сумматоров- вычитателей группы, выходы блока делени  усеченных чисел соединены с входами второй группы блока умножени  и информационными входами формировател  цифр частного, выходы которого соединены с информационными входами регистра частного , синхровход которого соединен с входом

синхронизации устройства и с синхровхода- ми регистров делимого и делител  и блока управлени , первый выход которого соединен с первым управл ющим входом коммутатора , второй и третий выходы блока

управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно, выходы регистра делител  соединены с входами второго слагаемого первого и второго сумматоров-вычитателей,

выходы знакового разр да которых соединены с вторым и третьим управл ющими входами формировател  цифр частного и вторым и третьим входами блока управлени .

В данном устройстве в блок делени 

усеченных чисел поступает k разр дов делимого и делител . За один такт формируетс  k-разр дное частное. По сравнению с предыдущим устройством

данное устройство обладает большим быстродействием, так как в блок делени  усеченных чисел поступает меньшее количество разр дов делимого и делител , и поэтому врем  его срабатывани  меньше . Однако быстродействие данного устройства сравнительно низкое, что  вл етс  его недостатком.

Цель изобретени  - повышение быстродействи  устройства за счет получени  в каждом такте его работы большего количества цифр частного при той же длительности такта.

Поставленна  цель достигаетс  тем, что

в устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, формирователь цифр частного, блок умножени , два вычитател , группу сумматоров-вычитателей,

коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , выходы которого соединены с

входами первой группы блока умножени , выходы коммутатора соединены с информационными входами регистра делимого, выходы старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы регистра делимого соединены с входами уменьшаемого вычитател , входы вычитаемого и заема которого соединены с выходами первой и второй групп блока умножени  соответственно, выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  соответственно, выход знакового разр да которого соединен с управл ющим входом формировател  цифр частного и с управл ющими входами сумматоров-вычи- тателей группы, выходы второго вычитател  соединены с входами первого слагаемого каждого сумматора-вычитател  группы и с информационными входами второй группы коммутатора, информационные входы остальных групп которого соединены с выходами соответствующих сумматорое- вычитателей группы, выходы блока делени  усеченных чисел соединены с входами второй группы блока умножени  и информаци- онными входами первой группы формировател  цифр частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делител  и блока управлени , первый выход которого соединен с первым управл ющим входом коммутатора, второй и третий выходы блока управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно, введен формирователь дополнительных цифр частного и формирователь кратных, информационные входы которого соединены с выходами регистра делител , входы второго слагаемого каждого сумматора-вычитател  соединены с выходами соответствующей группы формировател  кратных, выход знакового разр да второго вычитател  соединен с первым входом формировател  дополнительных цифр частного, остальные входы которого соединены с выходами знакового разр да соответствующих сумматоров-вычитателей группы , выходы первой группы формировател  дополнительных цифр частного соединены с информационными входами второй группы формировател  цифр частного, выходы второй группы формировател  дополнительных цифр частного соединены соответственно с остальными управл ющими входами коммутатора .

На фиг. 1 приведена структурна  схема устройства дл  делени ; на фиг. 2 - функциональна  схема формировател  дополнительных цифр частного дл  конкретного случа ; на фиг. 3 - функциональна  схема формировател  цифр частного дл  конкрет- 5 ного случа ; на фиг, 4 - структурна  схема формировател  кратных дл  конкретного случа ; на фиг. 5 - функциональна  схема одного разр да коммутатора дл  конкретного случа ; на фиг. 6 - структурна  схема

10 блока делени  усеченных чисел; на фиг. 7 - структурна  схема блока управлени .

Устройство дл  делени  (фиг. 1) содержит регистры 1-3 соответственно делимого, делител  и частного, блок 4 делени  усечен15 ных чисел, блок 5 умножени , первый 6 и второй 7 вычитатели, группу сумматоров- вычитателей 81-8г(где г- количество сумматоров-вычитателей , необходимых дл  получени  конкретного количества цифр

0 частного за один такт), формирователь 9 дополнительных цифр частного, формирователь 10 цифр частного, формирователь 11 кратных, коммутатор 12, блок 13 управлени , вход 14 данных устройства и вход 1S

5 синхронизации устройства. Вход 14 данных устройства соединен с информационными входами первой группы коммутатора 12 и с информационными входами регистра 2 делител , выходы которого соединены с ехо0 дами первой группы блока 5 умножени  и с информационными входами формировател  11 кратных, выходы коммутатора 12 соединены с информационными входами регистра 1 делимого, выходы 23 старших

5 разр дов которого соединены с входами делимого блока 4 делени  усечённых чисел, входы делител  которого соединены с выходами 25 старших разр дов регистра 2 делител , выходы 22 регистра 1 делимого

Q- соединены с входами уменьшаемого первого вычитател  б, входы вычитаемого и заема которого соединены с выходами первой 27 и второй 28 групп блока 5 умножени  соответственно , выходы 29 разности и 30 заема

5 первого вычитател  6 соединены с входами уменьшаемого и вычитаемого второго вычитател  7 соответственно, выход 19 знакового разр да которого соединен с управл ющим входом формировател  10

л цифр частного и с управл ющими входами сумматоров-вычитателей 8i-8r группы, выходы 31 второго вычитател  7 соединены с входами первого слагаемого каждого сум- матора-вычитател  8i-8r группы и с инфорj мационными входами второй группы коммутатора 12, информационные входы с третьей по (г+2)-ю групп которого соединены с выходами соответственно сум- маторов-вычитателей 8i-8r групп, выходы

26 блока 4 делени  усеченных чисел соедийены с входами второй группы блока 5 умножени  и информационными входами первой группы формировател  10 цифр частного, выходы которого соединены с информационными входами регистра 3 частного , синхровход которого соединен с входом 15 синхронизации устройства и с синхровходами регистров 1, 2 делимого и делител  и блока 13 управлени , первый выход 16 которого соединен с первым управл ющим входом коммутатора 12, второй 17 и третий 18 выходы блока 13 управлени  соединены с входами разрешени  записи регистров t, 2 делимого и делител  соответственно , входы второго слагаемого каждого сумматора-вычитател  8i-8r соединены с выходами 34 соответствующей группы формировател  11 кратных, выход 19 знакового разр да второго вычитател  7 соединен с первым входом формировател  9 дополнительных цифр частного, остальные входы которого соединены с выходами 33i-33r знакового разр да соответствующих сумма- торов-вычитателей 8i-8r группы, выходы 21 первой группы формировател  9 дополнительных цифр частного соединены с информационными входами второй группы формировател  10 цифр частного, выходы 20 второй группы формировател  9 дополнительных цифр частного соединены соответственно с остальными управл ющими входами коммутатора 12.

Формирователь дополнительных цифр частного (фиг. 2) содержит инверторы 35, деухвходовые элементы ИЛИ 36, двухвходо- вые элементы И 37 и трехвходовые элементы ИЛИ 38.

Формирователь 10 цифр частного (фиг. 3) содержит четырехразр дный двоичный сумматор-вычитатель 39.

Формирователь 11 кратных (фиг. 4) содержит комбинационные двоичные сумматоры 40.

Один разр д коммутатора 12 (фиг. 5) содержит трехвходовые элементы И 41, двухвходовый элемент И 42, инвертор 43 и семивходовый элемент ИЛИ 44.

Блок 4 делени  усеченных чисел (фиг. 6) содержит узел 45 вычислени  обратной величины и узел 46 умножени .

Блок 13 управлени  (фиг. 7) содержит счетчик 47 и пам ть 48 микрокоманд.

Регистры 1 делимого и 2 делител  предназначены дл  временного хранени  двоичных кодов делимого (остатков) и делител . Регистр 1 делимого (п+1)-разр дный, причем один разр д расположен слева от зап той и п разр дов - справа от зап той. Регистр 2 делител  содержит п разр дов, которые все расположены справа от зап той . В эти регистры в течение одного такта или двух первых тактов загружаютс  двоичные коды делимого и делител , которые  вл ютс  правильными положительными

дроб ми. Регистры 1, 2 могут быть реализованы на двухтактных синхронных DV-триг- герах. Запись информации в регистры 1, 2 производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-BXOдах . V-входы всех триггеров регистра 1 делимого объединены и подключены к выходу 17, а V-входы всех триггеров регистра 2 делител  объединены и подключены с выходу 18 блока 13 управлени .

Регистр 3 частного предназначен дл  хранени  частного и реализован в виде регистра с возможностью контактного сдвига на I разр дов в сторону старших разр дов (I - количество разр дов частного . образуемое за один такт работы устройства ), информационные входы I его младших разр дов соединены с выходами формировател  10 цифр частного. Регистр 3 может быть построен на

двухтактных синхронных D-триггерах.

причем выход 1-го триггера (I 1, 2

(р-1), где р - разр дность частного) соединен с информационным входом (И- }-го триггера. Запись информации в регистр

3 производитс  по синхроимпульсу, поступающему с входа 15 синхронизации устройства.

Блок 4 делени  усеченных чисел пред- назначен дл  приближенного формировани  в устройстве в течение такта k цифр частного по значению определенного числа старших разр дов делимого и делител , Эти k цифр частного могут формироватьс  с различной точностью, например с точностью до

единицы младшего разр да, до двух единиц младшего разр да и т.д.

Погрешность О формировани  k цифр частного может быть либо только положительной , либо отрицательной, либо положительной и отрицательной.

Предполагаетс , что k цифр частного в устройстве формируетс  с положительной и отрицательной погрешностью. Блок 4 делени  усеченных чисел может быть построен

на ПЗУ, в виде логического шифратора или делительной матрицы. Возможна также его реализаци , как показано на фиг. 6 в виде композиций узла 45 вычислени  обратной величины и узла 46 умножени . Пусть в блоке 4 на фиг. 6 k цифр частного формируетс  с погрешностью a ± 1, ±2. Дл  этого случа  на входы узла 45 вычислени  обратной величины необходимо подавать k старших разр дов Делител , а на входы узла 46 умножени  - (k+1) старших разр дов делимого (или остатка) и (k+1) старших разр дов обратной величины.

Дл  доказательства этого нужно показать , что при делении в блоке 4 делени  усеченных чисел значени  (k+ 1) старших разр дов делимого X (или остатка) на значение k старших разр дов делител  Y. при условии, что 1/2$ Y 1,0 Х 2Y, а на выходе узла 45 обратной величины форми- руетс  (k+ t) старших разр дов значени  обратной величины, разность между значением k-разр дного частного, сформированным в блоке 4, и значением k старших разр дов частного, полученным при деле- нии полноразр дных чисел, не превышает (по абсолютному значению) величины, равной двум единицам младшего разр да истинного значени  частного (вес младшего разр да разр дного частного равен 2

Дл  этого надо доказать, что

ЯР

X .г okio-l-i - о у z J l у1 - -

где Xi - значение (k+1) старших разр дов делимого X (или остатка);

YI - значение старших разр дов делител  Y;

{А - цела  часть числа А;

- масштабный коэффициент, обеспечивающий представление k старших разр дов истинного частного в виде целого числа;

2k - масштабный коэффициент, обеспечивающий представление k+1 старших разр дов значени  обратной величины делител  в виде целого числа;

2 - масштабный коэффициент, обеспе- чивающий представление старших разр дов предсказываемого частного в виде целого числа.

Значение младших разр дов делимого X и делител  Y равно Х2 X - Х1 и Y2 Y - Y1 соответственно.

С учетом этого данное неравенство представл ют в виде системы неравенств

Анализ левых частей неравенств позвол ет заметить, что максимальные значени  достигаютс : дл  первого неравенства - при (Y2 Y2min 0, а дл  второго - приХ2 0. Следовательно, систему неравенств можно переписать следующим образом:

Г

2.

5 10 15

30

35

40

45

20

25

Производ т некоторые эквивалентные преобразовани :

г Х1 + Х2 |гП Г XI L-Yl J +

Y1

Х2

Y1

Х1 ok.f

|( Х2 girf

+ { Y1 -,

3где {А} - дробна  часть числа А XI # 2- - -g- -Xl j- - - 7K - x1#r2 j f

r(X1 2 fL/X1 ( 1 2 f YI 2 j2 /J-Г- 2 1 i Г IX1 2 J+L(Y1 2 J

Х1 +Х2 k-n Y1 -{-Y2J

V

- Ы 1Ы

г Х1 +Х2 кч- L Y1 +Y2J

Y1

.

так как

-{xi{).

{-yj-2kJ-2 Ч 0 при любых допустимых значени х X и Y,

-

Х1

Y1 +Y2

2И +

Х1 Y2

Y1 (Y1 +Y2

,k-, , Г/ Х1 k- У2 +ЦУ1+У2 2 /

Г Х1 Y22k4n

Y1(Y1 +Y2) JJ

С учетом этого систему неравенств мож- . но представить в следущем виде:

Г Х2 gkL Y1

И , Г ГXI „k- l, J + LCYT2 J +

21 - №21 HVr2kj2- } 2

Г X1Y2 2H1 т- LY1(Y1+Y2)Z J

+ г /L-xi2й} 4+ L IYI + Y2 J +

{

Y2 Х1 Y2

Y1 (Y1 +Y2)

-()- .

(х, J2- } Ј2

Так как цела  часть суммы двух правиль- 35 ных дробей может быть равна 0 или 1, а цела  часть разности двух правильных дробей может быть равна 0 или -1, то дл  доказательства полученной системы достаточно показать, что40

(

х1 Y2

Y1(Y1 + Y2)

.

Из первого неравенства вытекает, что должно выполн тьс  неравенство Х2 2 Y1, которое справедливо при любых Х2и Y1:

X2max 2k 1(2 k-2 n). 2-1.2k-n-1 Y1m|n s2-1

Из второго неравенства вытекает, что должно выполн тьс  неравенство Х2- Y2 2k 1 2 Y1(Y1 + Y2), которое справедливо при любых XI, Y1 и Y2:

5 0

0

Y2max 2k-1 (2 k-2-n)-2k 1 2-1

- Y1min 2 a X1 2(Y1 + Y2),

что и требовалось доказать.

Таким образом, k-разр дное частное, полученное на выходе блока 4 делени  усеченных чисел от делени  (k+1) старших разр дов делимого (или остатка) и к старших

0 разр дов делител , при условии формировани  на выходе узла 45 обратной величины (k+1) старших разр дов значени  обратной величины, либо равно истинному k-разр д- ному частному, что отличаетс  от него не

5 более чем на две единицы младшего разр да истинного значени  k-разр дного частного (вес младшего разр да k-разр дного частного равен .

В блоке .5 умножени  осуществл етс 

0 перемножение k-разр дного частного, сформированного на выходах 26 блока 4 и поступающего на вторую группу входов блока 5, и n-разр дного делител , хранимого в регистре 2 и поступающего на первую груп5 пу входов блока 5 умножени  с выходов 24 регистра 2. На выходах 27 и 28 первой и второй групп блока 5образуетс  произведение в двухр дном коде (в виде двух чисел). Блок 5 умножени  - комбинационного типа

0 и может быть реализован, например, в виде совокупности из n/k k-рэзр дных двоичных умножителей.

Первый вычитатель б - комбинационного типа и выполнен по принципу еычитател  без распространени  заема. В вычитателеб осуществл етс  вычитание из содержимого регистра 1 делимого произведени , сформированного на выходах 27 и 28 блока 5 умножени  в двухр дном коде. Результат вычитани  образуетс  на выходах 29 и 30 соответственно разности и заема еычитател  б в двухр дном коде.

Второй вычитатель 7 предназначен дл  вычитани  из значени  разности, сформи5 ровэнной на выходах 29 первого еычитател  б, значени  заема, образованного на выходах 30 этого же еычитател  6. Второй вычи- татель 7 - комбинационного типа с ускоренным распространением заема. Он может быть заменен быстродействующим сумматором, если информацию, поступающую на его вход вычитаемого, проинверти- ррвать, а на вход переноса сумматора Подать сигнал логической единицы. Выход

5 19 знакового разр да второго вычитател  7 соединен с управл ющими входами сумма- торов-вычитэтелей группы и формировател  10 цифр частного, а также с первым входом формировател  9 дополнительных цифр частного.

Сумматоры-вычитатели группы осуществл ют сложение или вычитание двух операндов в зависимости от значени  управл ющего сигнала на выходе 19 знакового разр да вычитател  7. Первым операндом дл  всех сумматоров-вычитателей  вл етс  промежуточное значение остатка, образованного на выходах 31 второго вычитател  7. Вторым операндом дл  сумматора- вычитател  8t  вл етс  одинарное значение делител , сдвинутое на (k+ m-2) разр дов вправо от зап той, т.е. значение Y-2 , где m - количество формируемых в устройстве дополнительных цифр частного. Дл  сумматоров-вычитателей 82,8з, 84 и т.д. вторым операндом  вл ютс  соответственно значени  МО, , 4,у.2 и т.д. Количество сумматоров-вычитателей 8 группы определ етс  по формуле ((7тах + 1)-1. где о шах -максимальна  по абсолютной величине погрешность формировани  в блоке 4 цифр частного. Дл  определенности при описании предлагаемого устройства предполагают, что k 4. m ш 1 и -2 а 2. Тогда количество сумматоров-вычитателей 8 группы будет равно 5. Сумматоры-вычитатели 8i-8s могут быть построены на основе сумматора с управл емым инвертором на входе подачи второго операнда. В формирователе 9 по значени м знаковых разр дов второго вычитател  7 и сумматоров-вычитателей 8i-8r образуетс  m допол- нительных цифр частного, а также корректирующие цифры частного.

Последние алгебраически подсуммиру- ютс  в формирователе 10 цифр частного к k-разр дному частному, полученному на выходах 26 блока 4.

В результате этого на выходах формировател  10 получаетс  1 k+ m цифр частного . Одновременно с этим без каких-либо дополнительных аппаратурных затрат в формирователе 9 образуетс  унитарный код дл  управлени  коммутатором 12. На фиг. 2 приведена функциональна  схема одного из вариантов реализации формировател  9 дл  прин тых выше значений т 1 и Отахш 2. а его таблица истинности представлена ниже.

Первый (самый левый) разр д в колонке выходов 21 первой группы формировател  9  вл етс  самым старшим, а третий разр д - самым младшим. Максимальное значение этого 3-разр дного кода равно п ти. По св з м 211 и 21г на выход 21 поступают две корректирующие цифры частного, по св з м 21з - одна дополнительна  цифра частного . По единичному значению первого (самого левого) разр да в колонке выходов

20 второй группы осуществл етс  передача через коммутатор 12 информации с выходов 31 второго вычитател  7, по единичному значению второго разр да - с выходов 32 5 первого сумматора-вычитател  8i, no единичному значению третьего разр да - с выходов 322 второго сумматорэ-вычитател  82 и т.д.

Формирователь 10 предназначен дл 

0 формировани  I цифр частного в текущем

такте (фиг. 3). На его информационные вхо ды первой группы поступает k 4 разр дов

частного с выходов 26 блока 4, которые

сформированы с погрешностью а 0, + 1.

5 + 2. На информационные входы второй группы формировател  10 подаютс  три цифры частного с выходов 21 формировател  9, причем две старшие из них (св зи 211 и 212)  вл ютс  корректирущими и поступа0 ют на младшие разр ды сумматора-вычитател  39, а младша  цифра (св зь 21з)  вл етс  дополнительной. Она присовокупл етс  к цифрам частного со стороны самого младшего разр да.

5 Сумматор-вычитатель 39 настраиваетс  управл ющим сигналом либо на сложение, либо на вычитание при значени х соответственно логического нул  и логической единицы с выхода 19 знакового разр да

0 второго вычитател  7. На выходах формировател  10 образуетс  точное значение t k+m цифр частного.

Формирователь 11 кратных предназначен дл  формировани  кратных значений

5 делител . На фиг. 4 изображена структурна  схема формировател  11 дл  п ти кратных значений делител , которые необходимы при прин тых допущени х: -2 $ а 2, т 1. Одно-, двух- и четырехкратные Знамени  де0- лител  формируютс  посредством монтажа, трехкратное значение формируетс  путем сложени  одно- и двукратного значений делител  на первом сумматоре 40, а п тикратное значение делител  формируетс  путем

5 сложени  одно- и четырехкратного значений делител  на втором сумматоре 40.

Коммутатор 12 предназначен дл  передачи на информационные входы регистра 1 делимого информации с (г+2)-х направлений

0 г - количество сумматоров-вычитателей 8) через соответствующие группы входов. Функциональна  схема одного разр да коммутатора 12 дл  случа , когда г 5, показана на фиг. 5. Дл  его работы необходи5 мо (г+ 2) управл ющих входов. (г+1)-разр дный унитарный код с выходов 20 формировател  9 управл ет подачей информации с выходов 31. 321, 32а. 32з. 324. 32г только в случае, если значение упрэвл ющего сигнала с первого выхода 16 блока 13 управлени  равно нулю. В противном случае информаци  в регистр 1 делимого посту- пает с информационного входа 14 устройства.5

Блок 13 управлени  координирует работу узлов и блоков устройстёа приГвыполне- нии в нем операции делени  двух чисел. Он может быть реализован самыми р азличиы- ми методами и средствами. На фиг. 7 прибё- 10 дена структурна  схема возможной реализации блока 13 на основе счетчика 47 и пам ти 48 микрокоманд. Счетчик 47 - накапливающего типа и предназначен дл  естественной адресации микрокоманд. Вход 15 счета счетчика соединен с входом 15 синхронизации устройства. В качестве пам ти 48 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью 3t, где t - число тактов работы 20 устройства. В самом начале работы устройства счетчик 47 устанавливаетс  8 некоторое исходное состо ние, например сбрасываетс  в ноль (на фиг. 7 цепь установки счетчика 47 в исходное состо ние не по- 25 казана).

Устройство работает следующим образом . Перед началом выполнени  собственно делени  в регистр 1 делимого и регистр 2 делител  заноситс  n-разр дный код де- 30 лимогои n-разр дный код делител  соответственно , счетчик 47 блока 13 управлени  устанавливаетс  в исходное состо ние (делимое загружаетс  в п младших разр дов регистра 1, в старший разр д которого за- 35 писываетс  ноль). Предполагаетс , что делимое и делитель - правильные положительные нормализованные дроби Процесс определени  р-разр дного частного состоит из р/ тактов, в каждом из 40 которых формируетс  I двоичных цифр ча- стного.

Дл  упрощени  по снени  работы устройства предполагают, что к 4, т 1 и -2 7 2. Тогда, как указывалось ранее, ко- 45 личество г сумматоров-вычитателей 8 равно п ти и общее число формируемых в такте цифр частного I k+m - 5.

Каждый такт начинаетс  с определени  4-разр дного частного в блоке 4 с погреш- 50 ностью ст. На входы блока 4 (см. фиг. 6) при этом поступает значение (k+1) старших разр дов делимого (один разр д слева от зап той , остальные справа от зап той) и значение k старших разр дов делител  (все 55 разр ды расположены справа от зап той) Затем 4-разр дное частное, образованное на выходах 26 блока 4, умножаетс  на п-раэ- р дный делитель в блоке 5 умножени , а на

выходах 31 вычитател  7 через врем , равное времени срабатывани  первого 6 и второго 7 вычитателей, образуетс  промежуточное значение остатка, равное разности между предыдущим остатком и полученным произведением. Положительный знак этого промежуточного значени  остатка означает, что 4-разр дное частное сформировано либо точно, либо с недостатком . Поэтому в этом случае логический ноль с выхода 19 знакового разр да второго вычитател  7 настраивает сумматоры-вычита- тели на вычитание соответствующих кратных значений делител  из промежуточного значени  остатка, а сумматор-вы- читатель 39 формировател  10 - на сложение.

По комбийаЦии значений знаковых разр дов сумматоров-вычитателей 8i-8s можно судить о разнице между истинным значением 4-разр дного частного и полученным значением 4-разр дного частного на выходах 26 блока 4 и одновременно определить дополнительную п тую младшую цифру частного в данном такте. Так, например , если значени  выходов знакового разр да сумматоров-бычитателей 81-85 равны соответственно О, О, О, 1, 1, то значение k-разр дного частного, сформированного на выходах 26 блока 4, меньше истинного k-рэзрлдного частного на единицу младшего разр да (на выходы двух младших разр дов сумматора-вычитател  39 по лини м св зи 21г, 212 подаетс  двоичный код 01, который подсуммируетс  к k-разр дному частному , сформированному в блоке 4). Значение дополнительной цифры частного, котора  поступает в формирователь 10 по линии св зи 21з и присовокупл етс  к k-разр дному со стороны самого младшего разр да , равно единице. На выходах 20 формировател  9 одновременно будет образован унитарный код 000100, по которому в регистр 1 делимого через коммутатор 12 запишетс  со сдвигом влево на п ть разр дов значение остатка с выходов 32з сум- матора-вьТчитэтел  8з. Если же промежуточное значение остатка на выходах 31 второго вычитател  7 имеет отрицательный знак (т.е. единичное значение сигнала на выходе 19), то сумматоры-вычи- татели 81-85 группы настраиваютс  на сложение промежуточного значени  остатка с кратными делител , а сумматор-вычитатель 39 формировател  10 - на вычитание Если, например, значени  выходов знаковых разр дов сумматоров-вычитателей 81-85 равны соответственно 1. 1, О, О, О, то значение k-разр дного частного, сформированного на выходах 26 блока 4. больше истинного

к-разр дного частного на две единицы Младшего разр да (на входы двух младших разр дов сумматора-вычитател  39 по лини- йм се«зи 211. 212 подаетс  двоичный код 10, который вычитаетс  из k-разр дного частного, сформированного в блоке 4). Значение дополнительной цифры частного, котора  поступает в формирователь 10 по Линии св зи 21з и присовокупл етс  к k-раз- р дному частному со стороны самого млад- шего разр да, равно единице.

На выходах 20 формировател  9 будет при этом генерироватьс  код 000100 , по которому в регистр 1 делимого через коммутатор 12 запишетс  значение остатка с вы- ходов 32з сумматора-вычитател  8з. В конце каждого такта делени  5-разр дное частное записываетс  в младшие 5 разр дов регистра 3, освобожденные в результате сдвига в регистре 3 информации на 5 разр дов в сто- рону старших разр дов.

Технико-экономическое преимущество устройства дл  делени  по сравнению с прототипом состоит в повышении быстродействи , так как врем  выполнени  делени  двух чисел сокращаетс  на 15-40% в зависимости от разр дности частного и количества получаемых за один такт дополнительных цифр частного.

Ф о р м у л а и з о б р е те н и  

Устройство дл  делени , содержащее регистры делимого, делител  и частного, блок делени  усеченных чисел, формирователь цифр частного, блок умножени , два вычитател , группу сумматоров-вычитэте- лей, коммутатор и блок управлени , причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делител , выходы которого соединены с входами первой группы блока умножени , выходы коммутатора соединены с информационными входами регистра делимого , выходы старших разр дов которого соединены с входами делимого блока делени  усеченных чисел, входы делител  которого соединены с выходами старших разр дов регистра делител , выходы регистра делимого соединены с входами умень- шаемого первого вычитател , входы вычитаемого и заема которого соединены с

выходами первой и второй групп блока умножени  соответственно, выходы разности и заема первого вычитател  соединены с входами уменьшаемого и вычитаемого второго вычитател  соответственно, выход знакового разр да которого соединен с управл ющим входом формировател  цифр частного и с управл ющими входами сумма- торов-вычитателей группы, выходы второго вычитател  соединены с входами первого операнда каждого сумматора-вычитател  группы и с информационными входами второй группы коммутатора, информационные входы остальных групп которого соединены с выходами соответствующих сумматоров- вычитателей группы, выходы блока делени  усеченных чисел соединены с входами второй группы блока умножени  и с и н форма-, ционными входами первой группы формировател  цифр частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синхровходами регистров делимого и делител  и блока управлени , первый выход которого соединен с первым управл ющим входом коммутатора, второй и третий выходы блока управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно, отличающеес  тем. что, с целью повышени  быстродействи , в него введен формирователь дополнительных цифр частного и формирователь кратных, информационные входы которого соединены с выходами регистра делител , входы второго операнда каждого сумматора-вычитател  группы соединены с выходами соответствующей группы формировател  кратных, выход знакового разр да второго вычитател  соединен с первым входом формировател  дополнительных цифр частного, остальные входы которого соединены с выходзми знакового разр да соответствующих суммэто- ров-вычитателей группы, выходы первой группы формировател  дополнительных цифр частного соединены с информационными входами второй группы формировател  цифр частного, выходы второй группы формировател  дополнительных цифр частного соединены соответственно с остальными управл ющими входами коммутатора.

t

CO Щ GZJ

3

ч

QZj

1

«L

7t

35

f

/

Vul 2

.3 /

7L

г

32, 32t Ms зг. Us

/4

ui.$

Ч

$Ъг