SU809149A2 - Преобразователь двоичного кода сме-шАННыХ чиСЕл B дВОичНО-дЕС ТичНый КОд - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных арифметических и логических устройствах, оперирующих в двоичной системе счисления и выдающих результат обработки информации ₅ для восприятия в десятичной системе.

По основному авт. св. № 577524 известен преобразователь двоичного кода смешанных чисел в двоично-десятичный код, содержащий блок управления, вход кото- ю рого соединен с входной управляющей шиной, а выход — с первым входом блока формирования сигналов, первый выход которого соединен через переключатель эквивалентов с входом запоминающего блока, сумматор-вычитатель и сдвигатель, причем пер- ¹⁵ вый вход сумматора-вычитателя соединен с выходом запоминающего блока, второй входсо вторым выходом блока формирования сигналов, а выход соединен с первым входом сдвигателя и вторым входом блока форми- 20 рования сигналов, второй вход сдвигателя соединен с входной информационной шиной, а третий вход — с третьим выходом блока формирования сигналов, четвертый выход которого соединен с выходной информационной шннойШ .

Недостатком известного преобразователя является то, что для перевода смешанных чисел необходимо увеличивать разрядность сумматора-вычитателя и сдвигателя, так как операнды содержат целую и дробную часть числа, при этом также увеличивается разрядность операндов двоичных эквивалентов, поступающих из запоминающего блока. Такое увеличение длины находящихся в обращении операндов приводит к увеличению вероятности появления отказов, что понижает надежность работы преобразователя.

Цель изобретения — увеличение надежности преобразователя.

Поставленная цель достигается тем, что преобразователь двоичного кода смешанных чисел в двоично-десятичный код дополнительно содержит второй запоминающий блок, управляющий вход которого соединен с последним выходом блока формирования сигналов, информационный вход соединен с входной информационной шиной преобразователя, а выход соединен с информаци4 онным входом младших разрядов сдвигателя.

На чертеже представлена структурная схема преобразователя двоичного кода, смешанных чисел в двоично-десятичный код.

Предлагаемый преобразователь содержит блок 1 управления, блок 2 формирования сигналов, переключатель 3 эквивалентов, первый запоминающий блок 4, сумматор-вычитатель 5, сдвигатель 6, второй запоминающий блок 7, входную управляющую шину 8, входную информационную шину 9, выходную информационную шину 10.

Преобразователь работает следующим образом.

По входной информационной шине 9 на вход сдвигателя 6 поступает двоичный код целой части переводимого смешанного числа, а на вход запоминающего блока 7 — дробная часть переводимого числа. Одновременно на шину 8 подается управляющий импульс, который запускает в работу блок 1 управления, вырабатывающий импульсы, необходимые для автономного функционирования преобразователя. Управляющие импульсы с выхода блока 2 записывают в запоминающий блок 7 дробную часть подаваемого числа и одновременно пропускают через сдвигатель 6 целую часть числа на вход сумматора-вычитателя 5 без сдвига двоичного кода. В то же время в первом такте преобразования управляющий импульс от блока 2, пройдя через переключатель эквивалентов 3, поступает в запоминающий блок 4, который содержит двоичные эквиваленты десятичных чисел вида. (10'^£'^w 2^3,п)_э , где € — число десятичных разрядов целой части переводимого числа, т= 1,2,3... (к—1), к; а к — общее число десятичных разрядов переводимого числа. Количество двоичных эквивалентов определяется принятой разрядностью десятичных чисел.

Преобразование осуществляется методом деления переводимого числа (а в дальнейшем остатков) без восстановления остатка на свой двоичный эквивалент при нахождении каждой двоично-десятичной тетрады. Под действием управляющего импульса из блока 4 считывается соответствующий эквивалент (в начале преобразования старший, т.е. m = 1), двоичный параллельный код которого поступает на вход сумматора-вычитателя 5 и служит при нахождении данной тетрады делителем. Делимым же служит поступивший на другой вход сумматора-вычитателя 5 двоичный параллельный код входной информации (в дальнейшем делимым является предыдущий остаток). Блок 2 разрешает в первом такте преобразования вычитание делителя из делимого в сумматоре-вычитателе 5, откуда на вход сдвигателя 6 поступает код полученного частичного остатка, знаковый разряд которого поступает также в блок 2 для формирования кода двоично-десятичной тетрады и определения необходимости вычитания или сложения в следующем такте преобразования. При этом, если по анализу знакового разряда сумматора-вычитателя 5 частичный остаток отрицателен, то блок 2 выдает на выходную информационную шину 10 в виде очередной цифры двоично-десятичной тетрады «0» и подготавливает в сумматоре-вычитателе 5 цепи сложения для следующего такта преобразования, а если частичный остаток положителен, то на выходную шину 10 выдается «1», а в следующем такте производится вычитание делителя из делимого. В следующих тактах определения данной двоично-десятичной тетрады делимое, т.е. предыдущий частичный остаток, передается через сдвигатель 6 на вход сумматора-вычитателя 5 со сдвигом кода на один двоичный разряд в сторону старших разрядов, делитель остается прежним. После нахождения всех цифр двоично-десятичной тетрады, т.е. выполнения четырех тактов, в случае отрицательного остатка производится восстановление положительного остатка в дополнительном такте путем прибавления в сумматоре-вычитателе 5 того же делителя к отрицательному остатку. Для нахождения последующих двоично-десятичных тетрад переключатель 3 эквивалентов переводится под воздействием сигналов блока 2 на выборку из запоминающего блока 4 следующих по порядку (меньших по величине) эквивалентов, которые берутся новыми делителями, в качестве делимых берутся предыдущие положительные остатки и выполняется порядок вышеописанных действий определения кода каждой тетрады. При переходе к переводу дробной части числа предыдущий остаток становится равным нулю, а на вход сумматора-вычитателя 5 поступает из запоминающего блока 7 в первом такте определения данной двоично-десятичной тетрады код числа, сдвинутый в сдвигателе 6 на 3€ разряда в сторону старших разрядов, и определяются аналогично вышеописанному тетрады дробной части числа. Процесс преобразования повторяется до тех пор, пока не будут найдены все десятичные разряды числа.

Предлагаемый преобразователь при преобразовании η-разрядного двоичного кода смешанных чисел в двоично-десятичный код позволяет уменьшить разрядность узлов преобразователя и находящихся в обращении операндов до значения [п—(3-F 4)$ или [п—(З-т-4) g], где g — число десятичных разрядов дробной части переводимого числа. Сокращение длины операндов позволяет уменьшить прежде всего возможность появления ошибки в вычислениях, повысить помехоустойчивость аппаратуры, а также сократить разрядность таких узлов преобразователя, как сумматор-вычитатель и сдвигатель, работающих в непрерывном динамическом режиме в процессе производства преобразований, т.е. являющихся наи809149 более нагруженными узлами преобразователя, вследствие чего быстродействие и надежность преобразователя существенно повышаются.

Claims (1)

1. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА СМЕШАННЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД онным входом младших разр дов сдвигател . На чертеже представлена структурна  схема преобразовател  двоичного кода, смешанных чисел в двоично-дес тичный код. Предлагаемый преобразователь содержит блок 1 управлени , блок 2 формировани  сигналов, переключатель 3 эквивалентов , первый запоминающий блок 4, сумматор-вычитатель 5, сдвигатель 6, второй запоминающий блок 7, входную управл ющую щину 8, входную информационную щину 9, выходную информационную тину 10. Преобразователь работает следующим образом. По входной информационной щине 9 на вход сдвигател  6 поступает двоичный код целой части переводимого смешанного числа , а на вход запоминающего блока 7 - дробна  часть переводимого числа. Одновременно на шину 8 подаетс  управл ющий импульс, который запускает в работу блок 1 управлени , вырабатывающий импульсы, необходимые дл  автономного функционировани  преобразовател . Управл ющие импульсы с выхода блока 2 записывают в запоминающий блок 7 дробную часть подаваемого числа и одновременно пропускают через сдвигатель 6 целую часть числа на вход сумматора-вычитател  5 без сдвига двоичного кода. В то же врем  в первом такте преобразовани  управл ющий импульс от блока 2, пройд  через переключатель эквивалентов 3, поступает в запоминаюший блок 4, который содержит двоичные эквиваленты дес тичных чисел вида, ( )э, где I - число дес тичных разр дов целой части переводимого числа, т 1,2,3... (k-1), k; а k - обшее число дес тичных разр дов переводимого числа. Количество двоичных эквивалентов определ етс  прин той разр дностью дес тичных чисел. Преобразование осушествл етс  методом делени  переводимого числа (а в дальнейшем остатков) без восстановлени  остатка на свой двоичный эквивалент при нахождении каждой двоично-дес тичной тетрады . Под действием управл юшего импульса из блока 4 считываетс  соответствующий эквивалент (в начале преобразовани  старший, т.е. ), двоичный параллельный код которого поступает на вход сумматора-вычитател  5 и служит при нахождении данной тетрады делителем. Делимым же служит поступивший на другой вход сумматора-вычитател  5 двоичный параллельный код входной информации (в дальнейшем делимым  вл етс  предыдуший остаток ). Блок 2 разрешает в первом такте преобразовани  вычитание делител  из делимого в сумматоре-вычитателе 5, откуда на вход сдвигател  6 поступает код полученного частичного остатка, знаковый разр д которого поступает также в блок 2 дл  формировани  кода двоично-дес тичной тетрады и определени  необходимости вычитани  или сложени  в следующем такте преобразовани . При этом, если по анализу знакового разр да сумматора-вычитател  5 частичный остаток-отрицателен, то блок 2 выдает на выходную информационную шину 10 в виде очередной цифры двоично-дес тичной тетрады «О и подготавливает в сумматоре-вычитателе 5 цепи сложени  дл  следующего такта преобразовани , а если частичный остаток положителен , то на выходную щину 10 выдаетс  «1, а в следующем такте производитс  вычитание делител  из делимого. В следующих тактах определени  данной двоично-дес тичной тетрады делимое, т.е. предыдущий частичный остаток, передаетс  через сдвигатель 6 на вход сумматора-вычитател  5 со сдвигом кода на один двоичный разр д в сторону старщих разр дов, делитель остаетс  прежним. После нахождени  всех цифр двоично-дес тичной тетрады, т.е. выполнени  четырех тактов, в случае отридательного остатка производитс  восстановление положительного остатка в дополнительном такте путем прибавлени  в сумматоре-вычитателе 5 того же делител  к отрицательному остатку. Дл  нахождени  последующих двоично-дес тичных тетрад пе реключатель 3 эквивалентов переводитс  под воздействием сигналов блока 2 на выборку из запоминающего блока 4 следующих по пор дку (меньших по величине) эквивалентов , которые берутс  новыми делител ми , в качестве делимых берутс  предыдушие положительные остатки и выполн етс  пор док вышеописанных действий определени  кода каждой тетрады. При переходе к переводу дробной части числа предыдущий остаток становитс  равным нулю, а на вход сумматора-вычитател  5 поступает из запоминающего блока 7 в первом такте определени  данной двоично-дес тичной тетрады код числа, сдвинутый в сдвигателе б на 3-С разр да в сторону старших разр дов. и определ ютс  аналогично вышеописанному тетрады дробной части числа. Процесс преобразовани  повтор етс  до тех пор, пока не будут найдены все дес тичные разр ды числа. Предлагаемый преобразователь при преобразовании п-разр дного двоичного кода смещанных чисел в двоично-дес тичный код позвол ет уменьшить разр дность узлов преобразовател  и наход щихс  в обращении операндов до значени  п-(Зч-4)Ц или п-(3-7-4) g, где g - число дес тичных разр дов дробной части переводимого числа. Сокращение длины операндов позвол ет уменьшить прежде всего возможность по влени  ошибки в вычислени х, повысить помехоустойчивость аппаратуры, а также сократить разр дность таких узлов преобразовател , как сумматор-вычитатель и сдвигатель, работающих в непрерывном динамическом режиме в процессе производства преобразований, т.е.  вл ющихс  наиболее нагруженными узлами преобразовател , вследствие чего быстродействие и надежность преобразовател  существенно повышаютс . Формула изобретени  Преобразователь двоичного кода смешанных чисел в двоично-деб тичный код по авт. св. № 577524, отличающийс  тем, что, с целью увеличени  надежности преобразовател , он содержит второй, запоминающий блок, управл ющий вход которого соединен с последним выходов блока формировани  сигналов, информационный вход соединен с входной информационной щиной преобразовател , а выход соединен с информационным входом младших разр дов сдвигател . Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 577524, кл. G 06 F 5/02, 1975 (прототип ).