SU1048473A1 - Устройство дл делени дес тичных чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕ ЯТЖНЫХ ЧИСЕЛ, содержащее регистр частотного, регистр делител , дес тичный сумматор, регистр хранени , блок управлени , содержащий первый, второй, третий,, четвертый, п тый, . шестой и седьмой элементы И, генера- тор тактовых импульсов, двоичный счетчик; первый, второй и третий элементы задержки, триггер причем информационный выход регистра делител  соединен с информационным входом дес тичного сумматора, выход регистра хранени  соединен с информационным входом регистра делител , выход:управлени  вычитанием блока управлени  соединен с входом вычитани  дес тич- .. ного сумматора, вход сложени  которого подсоединен к выходу управлени  сложением блока управлени , вход по-, ложительного и отрицательного знаков .которого подкл19чен соответственно к выходам положительного и отрицательного знаков дес тичного сумматора, выход управлени  установкой блока управлени  соединен с входом установки в 1 младшего бита регистра частного , вход сдвига на бит младшей тетрады которого соединен с в&1ходом управлени  сдвигом на бит блока управлени , выход управлени  преобразованием которого соединен с входом сдвига регистра делител , вход приема которого подключен к выходу управлени  приемом блока управлени , отличающеес  тем, что, с целью повышени  быстродействи , в него введена схема сравнени , причем первый вход схемы сравнени  соединен с информационным выходом трех старших тетрад дес тичного сумматора , вход сдвига на тетраду которого соединен с входом сдвига на тетраду регистра частного, вход установки (Л дев ти младшей тетрады которого подключен к выходу управлени  сложением блока управлени , вход признака которого подсоединен к выходу признака схемы сравнени , второй вход которой соединен с информационным выходом трех старших тетрад регистра дели| (а тел , вход сдвига на тетраду дес 00 тичного сумматора соединен с выходом ;: управлени  сдвигом на тетраду блока -vl управлени , а в блок управлени  ввеСАЭ дены восьмой элемент И, элемент за- держки, элемент ИЛИ-НЕ, делитель частоты , первый, второй, третий, четвертый , п тый, шестой, седьмой элементы ИЛИ, причем первый вход элемента ИЛИ-НЕ соединен с выходом управлени  сложением блока управлени  и с выходом первого элемента И, первый вход которого подключен к выходу делител  частоты и первому .входу второго элемента И, второй вход которого соединен с выходом первого элемента

Description

ИЛИ, первый вход которсзго подсоедине к выходу второгоэлемента ИЛИ, первый , второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами двоичного счетчика, четвертый выход которого подключен к второму входу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, выход которого соед нен с входом сброса триггера, вход установки которого подключен к второму входу элемента ИЛИ-НЕ, выходу второго элемента И и выходу управлени  вычитанием блока управлени , вхо признака которого соединен с третьим входом второго элемента И, четвертый вхОл которого соединен с первым входом третьего и четвертого элементов и с входом положительного знака блока управлени , вход отрицательного Знака которого подключен к первому 7ХОДУ Ьйтого элемента И, второй вход коюрого соединен с выходом триггера и цторым входом четвертого элемента И, третий вход которого соединен с третьим входом п того элемента И, первым входом двоичного счетчика, первым входом шестого элемента И и первым входом седьмого элемента И, второй вход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, «ыxojc котоpoi|o через первый элемент задержки соединен с выходом управлени  сдвиго на бит блока управлени , выход управ лени  сдвигом на тетраду которого 73 соединен с выходом четвертого элемента ИЛИ, первый вход которого через , второй элемент задержки подключен к п тому выходу двоичного счетчика и второму входу третьего элемента И, выход которого соединен с первым входом п того элемента ИЛИ, выход которого через третий элемент задержки сое:динен с вторым входом двоичного счетчика, шестой выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом шестого элемента ИЛИ, второй вход которого соединенс выходом восьмого элемента И, первый вход которого соединен с выходом генератора импульсов, а второй вход с выходом элемента ИЛИ-НЕ, второй вход которого подключен к третьему входу шестого элемента ИЛИ, выход . которого соединен с первым входом двоичного счетчика, седьмой выход которого подключен к второму входу четвертого элемента ИЛИ и второму входу п того элемента ИЛИ, выход которого соединен с выходом управлени  приемом в регистр делител  блока управлени , выход управлени  преобразованием которого соединен с выходом седьмого элемента И, а выход управлени  установкой - с выходом седьмого элемента ИЛИ, первый вход которого подключен к второму входу третьего ; , элемента ИЛИ и выходу четвертого элемента И, а второй вход - через четвертый элемент задержки к выходу п того элемента И.

Изобретение относитс  к области вычислительной техники и предназначено дл  делени  дес тичных чисел, представленных кодом 8-4-2-1. Устройство целесообразно примен ть в быстродействующих вычислител х, работающих с многоразр дными дес тичными операндами.

Известно устройство дл  делени  п-разр дных дес тичных чисел, содержащее дес тичный сумматор, регистр частного, регистр-преобразователь делител , регистр восьмикратного делител  и блок управлени  l .

Недостатком данного устройства  вл ютс  большие затраты оборудовани  (разр дность сумматора, регистрапреобразовател  делител , регистра восьмикратного делител  соответствует удвоенной разр дности дес тичных операндов ).

Наиболее близким по технической сущности к изобретению  вл етс  устройство дл  делени  п-разр дных дес тичных чисел, содержащее дес тичный сумматор, регистр частного, регистр делител , регистр хранени , блок управлени , содержащий первый. 3 Btopoft, третий, четвертый, п тый, шестой и седьмой элементы И, генератор тактовых импульсов, двоичный счетчик, первый, второй и третий элементы задержки, триггер, причем информационный выход регистра делител  соединен с информационным входом дё;с тичного сумматора, ВЫХОД регистра хранени  соединен с информационным входом регистра делител , выход управлени  вычитанием блока.управлени  соединен с входом вычитани  дес тичного сумматора, вход сложени  которого подсоединен к выходу управлени  сложением блока управлени , вход положительного и отрицательного знаков которого подключен соответственно к , выходам положительного и отрицательно го знака дес тичного сумматора, выход управлени  установкой управлени  соединен с входом установки в единицу младшего бита регистра чйсТ ного, вход сдвига на бит младшей тетрады которого соединен с выходом управлени  сдвигом на бит блока управлени , выход управлени  преобразованием которого соединен с входом сдвига регистра делител , вход приема которого подключен к выходу управлени  приемом управлени . Данное уст .РОЙство отрабатывает частное путем последовательного определени  значе ний битов в двоично-дес тичном представлении дес тичных цифр частно- t2l. . К недостаткам устройства можно отнести низкое быстродействие: ДЛ  на хождени  каждой дес тичной цифры частного требуетс  четыре такта (сложени ) вычитани , Цель изобретени  - повышение быстродействи  устройства дл  делени  дес тичных чисел. Поставленна  цель достигаетс  тем, что в устройство введена схема сравнени , причем первый вход схемы сравнени  соединен с информационным выходом трех старших тетрад дес тичного сумматора, вход сдвига на тетраду которого соединен с входом сдвига на тетраду регистра частного, вход установки дев ти младшей тетрады которого подключен к выходу управлени  сложением блока управлени , вход приз нака которого подсоединен к. выходу признака схемы сравнени , второй вход которого соединен с информационным выходом трех старших тетрад регистра 73 делител , вход сдвига на-тетраду дес тичного сумматору соединен с выходом управлени  сдвигом на тетраду блока управлени , а в блок управлени  введены восьмой элемент И, элемент задержки, элемент ИЛИ-НЕ, делитель частоты, первый, второй, третий , четвертый, п тый, шестой, седьмой элементы ИЛИ, причем первый вход элемента ИЛИ-НЕ соединен с выходом управлени  сложением блока управлени  и с выходом первого элемента И, первый вход которого подключен к выходу делител  частоты и первому входу второго элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого подсоединен к ВЫХОДУ второго элемента ИЛИ, первый, второй, третий входы которого соединены соответственно с первым, вторым и третьим выходами двоичного счетчика,.четвертый выход которого подключен к второму входу первого элемента ИЛИ и первому входу третьего элемента.ИЛИ, выход которого соединен с входом сброса, триггера, вход установки которого подключен к второму входу элемента ИЛИ-НЕ, выходу второго элемента И и выходу управлени  вычитанием блока управлени , вход признака которого соединен с, третьим входом второго элемента И, четвертый вход которого соединен с первыми входами третьего и четвертого элементов И и с входом положительного знака блока управлени , вход отрицательного знака которого подключен к первому входу п того элемента И, второй вход которого соединен с выходом триггера и вторым входом четвертого элемента И, третий вход которого соединен с третьим входом п того элемента И, первым входом двоичИого счетчика, первь|м входом шестого элемента И и первым входом седьмого элемента И, второй вход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, выход которого через первый элемент.задержки соединен с выходом управлени  сдвигом на бит блока управлени , выход управлени  сдвигом на тетраду которого соединей с выходом четвертого элемента ИЛИ, первый вход которого через второй элемент задержки подключен к п тому выходу двоичного счетчика и второму входу третьего элемента И, выход которого соединен с первым входом п того элемента ИЛИ выход которого через третий элемейт задержки соединен с вторым входом двоичного счетчика, шестой выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом шестого эле мента ИЛИ, второй вход которого соединен с выходом восьмого элемента И первый вход которого соединен с выходом генератора импульсов, а второй вход - с выходом элемента ИЛИ-НЕ, рторой вход которого подключен к третьему входу шестого элемента ИЛИ выход которого соединен с первым входом двоичного счетчика, седьмой выход .которого подключен к второму входу четвертого элемента ИЛИ и второму входу п того элемента ИЛИ. выход которого соединен с выходом упразлени  приемом в регистр делител  блока управлени , выход управлени  преобразованием которого соединен с выходом седьмого элемента И, а выход управлени  установкой - с выходом седьмого элемента ИЛИ, первый вход которого подключен к второму входу третьего элемента ИЛИ и выходу четвертого элемента И, а второй вход через четвертый элеме.нт задержки к выходу п того элемента И. На фиг. 1 представлена структурна  схема устройства дл  делени  дес тичных чисел; на фиг. 2 - функциональна  схема блока управлени  ус ройства. Устройство дл  делени  дес тичных чисел содержит дес тичный сумматор 1 содержащий (п+1) дес тичный разр д (п-разр дность операндов) регистр 2 частного, содержащий п дес тичных разр дов (тетрад), регистр 3 делите л , содержащий (пч-1) дес тичный разр д и предназначенный дл  хранени  восьмикратного делител  и получени  путем делени  на два других его крат ных, регистр 4 хранени , содержащий (n+l) дес тичный разр д и предназначенный дл  хранени  восьмикратного делител , блок 5 управлени , схему сравнени . Блок 5 управлени  имеет выход 7 управлени  вычитанием, выход О управ лени  сложением, вход 9 положительно го знака,, выход 10 блока 5 выход 11 управлени  установкой, выход 12 управлени  сдвигом на бит, выход 13 управлени  преобразованием, выход И управлени  приемом в регистр 3 делител , вход 15 признака, вход 16 отрицательного знака. Блок 5 управлени  содержит генератор 17 импульсов, делитель 18 частоты, счетчик 19, триггер 20, элементы 21-28 И, элементы 29-35 ИЛИ, элементы 36-39 задержки, элемент 0 ИЛИ-НЕ. Схема 6 сравнени  предназначена дл  предварительного анализа необходимости вычитани  текущего кратного делител  из очередного остатка. Если при обработке дробных дес тичных операндов производить сравнение делимого и текущего кратного делител  с точностью до 0,01, то истинна  цифра частного L будет св зана с полученной в результате сравнени  цифрой К неравенством L S К - 1 -. (U Действительно, предположим, что в процессе делени  принимают участие п-разр дные дес тичные дроби, .причем делитель А неподвижен и нормализован. Покажем, что при этих услови х дл  оценки необходимости вычитани  текущего кратного делител  из очередного остатка достаточно сравнива.,ть их значение с точностью до 0,01. Делитель Л с учетом (1) можно представить в виде 4- А .-10 - А.-.10(2) . ,1т причем из услови  нормализации следует , что А- 40: 1 i 69- ЧЗ) Х-кратное делител  можно записать как .д-10ЧХА.2-10 1 Х-АН 10- 3o- 0°- lX-AM- d.,-iO-aoVw(x-A-7 -2ИО .а.,).10-ЧХ1Х-Д.;,сЗ,-10-а,,,).Ю-% . :.(4) де d- - лева  (старша ) цифра двуОчевидначных произведении о, что .A.+d.- -10-d.j, 9. В общем случае очередной остаток С осле сдвига в ходе делени  влево ожет оказатьс  больше единицы Со10 С,,..,1 С.. ЧО . 7 . Обозначим через А, ХА и С представлени  чисел А, ХА и С с точность ДО 0,01: A A.4 IOVA.2-(, KA-do-IO (,+d.,HO-ao)HO-H (к.А-2- -2-10-()-10 С Co10° C..(0-ЧC-г 0 Предположим, что при сравнении старших разр дов остатка и старших разр дов текущего К-кратного делител ( с точностью до 0,01) схема саюомивовала поизн к тот. чтп Г. кд Сформировала признак того, что С Кю В этом случае выполн етс  соотношени с К- А + z, Щ . где К - цифра частного, полученна  в результате сравнени  старших разр  дов;, Z - остаток от вычитани  из старших разр дов предыдущего остатка С величины КА, причем 0 Z А;(9) Истинна  цифра частного L соответствует выражению С L A-vZ,- (10) где Z - истинный остаток от вычита-: ни  кратного делител  LA из предыдущего остатка С, причем О Z :t А - 10- (11) Остаток ROT.вычитани  кратного дели Лел  КА.ИЗ предьщущего остатка С, исход  из (k), (6), (7), (8), представл етс  как .+.1. , . .Чоб, (12) o6 |:Ic-4K- -i a.iHo 3.u,lio-. (t3) . Исход  ИЗ (9) и (12), справедливо соотношение Z R -о/г , откуда R2- 0. Как следует из (13) I « . : . .U-ft.+d.;-W-d.;,,VlO-(15) С учетом Л5)chpaвeдливo S- 10 - 10 или, как следует из (2) и (3)j cimin - 0,1А + 10- На основании (1)и (17) R - О.ГА +10 738 Исход  из выражений (10) и (12), истинна  цифра частного L св зана с цифрой К, полученной в результате сравнени  старших разр дов остатка и текущего кратного делител , равенст вом LA КА4 R-Z , которое на основании (18) и(11) приводитс  к неравенству - 0,1Ai го (К-1)А - (0,1А - 2-ЧО) (15) Поскольку величина 0,1 А - 2.-10 заведомо меньше А, а L и К могут принимать только целые значени , то / ( 19) сводитс  к;виду (1). Устройство (см. фиг. 1) обрабатывает дес тичную информацию, представленную кодом 8-4-2-1. Деление п-разр дных чисел -в yqTройстве выполн етс  за п циклов. На каждом цикле определ етс  значение очередного дес тичного разр да (тетрады ) двоично-дес тичного частного. Деление выполн етс  методом без восстановлени  остатков с неподвижным делителем и сдвигом остатков влево. Устройство работает следующим образом . В исходном состо нии в младших п тетрадах сумматора 1 находитс  делимое, в регистре 3 и регистре 4 восьмикратный делитель (однократный делитель должен быть нормализован) старший дес тичный разр д сумматора 1 и регистра 2 установлены в нуль. Счетчик 19 и триггер 20 блока 5 уп- равлени  также установлены в нуль. На первом цикле определ етс  старший дес тичный разр д (тетрада) частного. При определении каждой тетрады частного может возникнуть две ситуации . Все остатки, формируемые в сумматоре 1 в ходе определени  текущей тетрады частного, положительны. В этом случае значение дес тичной цифры частного определ етс  за четыре . такта. На каждом такте отыскиваетс  значение очередного бита в двоичнодес тичном представлении тетрады частного.. В ходе определени  текущей тетрады частного на одном из тактов вычитани  в сумматоре 1 образовалс  отрицательный остаток о В этом случае количество тактов, необходимое дл  нахождени  текущей цифры частного, соответствует моменту получени  от-/ 9 рицательного остатка, а дл  отработ ки следующей тетрады частного требу етс  один такт сложени  отрицательного остатка с делителем„ Рассмотрим работу устройства в каждой из этих ситуаций. Пусть при определении текущей де с тичной цифры частного все остатки формируемые в сумматоре 1, положительны . В этом случае устройство ра ботает следующим образом. На первом такте цккла схема срав нени  6 анализирует значение содержимого старших дес тичных разр дов (разр да с весом целых 10 и двух разр дов с весом и 10 ) сумматора 1 (очередного остатка) и регистра 3 (восьмикратного делител ). При отрицательном результате сравнени  (старшие разр ды остатка мень I.e восьмикратного делител ) на выходе схемы сравнени  6 присутствует нуль. В этом случае, как следует из (1), текуща  дес тична  цифра частного меньше восьми (1000), т.е. бит ее двоично-дес тичного представлени  (в коде ) с весом 8 равен нулю. В этом случае вычитание восьмикратного делител , хран щегос  в регистре 3, не производитс . Блок 5 управлени  формирует сигналы на выходах 13 и 12. По сигналу 13 в регистре 3 выполн етс  деление его содержимого на два. Поэтому к концу данного такта в регистре 3 фиксируетс  четырехкратный делитель. По. сигналу 12 выполн етс  сдвиг содержимого младшей тетрады регистра 2 частного на один бит в сторону старших разр дов. В этом случае длительность такта определ етс  длитель ностью операции делени  на два в регистре 3. Если же результат сравнени  на выходе схемы 6 сравнени  положителен (старшие разр ды остатка больше или старшим разр дам восьмикратног делител ), то как следует из (1), те куща  дес тична  цифра частного равна 7 (0111), 8 (1000) или 9 (1001), в этом случае блок управлени  5 формирует сигнал на выходе 7, по которому в сумматоре 1 из его содержимого вычитаетс  содержимое регистра 3. Одновременно по сигналу 13 блока 5 управлени  в регистре 3 выполн етс  деление его содержимого на два (к концу такта в нем фиксируетс  7310 четырехкратный делитель), а по сигналу 12 в младшей тетраде гистра 2 производитс  сдвиг на один бит влевоо В младший бит регистра 2 при этом заноситс  нуль. В этом случае длительность такта определ етс  длительностью операции вычитани  в сумматоре 1, Знак результата вычитани  поступает на входы знака 9 и 16 блока управлени  5. На втором такте блок управлени  5 анализирует знак очередного остатка, сформированного в сумматоре 1. Если. знак на его входе 9 положителен и на предыдущем такте выполн лось вычитание , то, следовательно, предыдущий остаток был больше восьмикратного делител , т.е. текуща  цифра частного равна 8 (1000) или 9 (1001), а ее бит с весом 8 равен единице. Поэтому блок 5 управлени  формирует сигнал нд выходе 11, по которому младший бит регистра 2 частного устанавливаетс  в единицу. Одновременно схема 6 сравнени  анализирует содержимое трех старших тетрад сумматора 1 (очередного остатка ), и регистра 3 (четырехкратного делител ). При отрицательном результате сравнени  бит с весом А текущей тетрады частного равен нулю. Вычитание четырехкратного делител  из очередного остатка не производитс . Блок 5 управлени  формирует сигналы на выходах 13 и 12. По сигналу 13 в регистре 3 выполн етс  деление его содержимого на два (к концу такта в нем фиксируетс  двухкратный делитель ). По сигналу 12 производитс  сдвиг содержимого младшей тетрады регистра частного на один бит в сторону старших разр дов. В младший бит регистра 2 при этом заноситс  нуль. При положительном результате сравнени  (единица на выходе схемы 6 сравнени ), как следует из (1), текуща  дес тична  цифра частного равна 3 (0011), 4 (0100), 5 (0101), 6 (ОНО) или 7 (0111). В этом случае блок .5 управлени  гюмимо сигна лов на выходах 13 и 12 формирует сигна-л на выходе 7, по которому в сумматоре 1 из его содержимого вычитаетс  содержимое регистра 3. Знак результата вычитани  поступает на входы знака 9, 16 блока ij управлени . Третий такт выполн етс  аналогично второму. Блок 5 управлени  анализирует знак остатка, поступающий на его входы 9, 16. Если он положителен (вход 9) и на предыдущем такте выпол н лось вычитание, то, следовательно, предыдущий остаток был больше четырехкратного делител , т.е. бит с весом 4 текущей тетрады частного равен единице. Поэтому блок 5 управлени  формирует сигнал на выходе 11, по которому младший бит регистра 2 частного устанавливаетс  в единицу. Одновременно схема 6 сравнени  анализирует содержимое старших разр дов остатка и регистра 3 (двухкрат ного делител ). При отрицательном результате сравнени  вычитание двухкратного делител  из очередного остатка не производитс . Блок 5 управл ни  формирует сигналы на выходах 13 и 12. По сигналу 13 в регистре 3 выполн етс  деление его содержимого на два (к концу такта в нем формируетс  однократный делитель). По сигналу 12 содержимое младшей тетрады регистра 2 сдвигаетс  на один бит в сторону старших разр дов. При положительном результате срав нени  (признак на выходе схемы 6 сравнени  равен единице), как следует из (1) значение в двух младших битах текущей тетрады частного равно 01, 10 или 11. В этом случае помимо сигналов на выходах 13 и 12 блок 5 управлени  формирует сигнал на выходе 7. По.этому сигналу в сумматоре 1 из его содержимого вычитаетс  содержимое регистра 3 (двухкратный делитель ) . Знак результата вычитани  поступа ет на входы знака 9, 16 блока 5 управлени . Четвертый такт выполн етс  аналогично . Блок 5 управлени  анализирует знак на входах 9, 16. Если он положителен и на предыдущем такте выполн лось вычитание, то предыдущий остаток был больше двухкратного делител , т.е. бит с весом 2 текущей тетрады частного равен единице. Поэтому по сигналу на выходе 11 блока управлени  младший бит регистра 2 устанавливаетс  в единицу. Одновременно схема 6 анализирует старшие разр ды остатка и однократного делител . При положительном результате сравнени  блок 5 управлени  формирует сигнал на выходе 7, по кот рому в сумматоре 1 из его содержимог вычитаетс  содержимое регистра 3 (однократный делитель). В это же врем  по вл етс  сигнал на выходе 12, по которому содержимое младшей тетрады регистра 2 сдвигаетс  на один бит влево. Сигнал на выходе блока 5 управлени  на четвертом такте не формируетс . Поэтому к концу данного такта в регистре 3 сохран етс  однократный делитель. На этом цикл определени  значени  текущей тетрады частного оканчиваетс . На п том такте блок 5 управлени  анализирует знак на входах 9, 16. Если сигнал поступил на вход 9 и на предыдущем такте выполн лось вычитание , то, следовательно, бит с весом 1 текущей тетрады частного равен единице. Поэтому на выходе 11 блока 5 управлени  по вл етс  сигнал , по которому младший бит регистра 2 устанавливаетс  в единицу. Таким образом, в младшей тетраде регистра 2 сформировалось значение тетрады частного в коде 8-4-2-1. По сигналу на выходе 10 блока 5 управлени  содержимое регистра 2 частного и сумматора 1 сдвигаетс  на тетраду в сторону старших разр дов. При этом в младшей тетраде регистра 2 устанавливаетс  нуль. Одновременно, если на вход 9 блока 5 управлени  пришел сигнал, то по вл етс  сигнал на выходе . По этому сигналу в регистр 3 принимаетс  восьмикратный делитель из регистра , Устройство начинает отработку следущей тетрады частного. Рассмотрим теперь работу устройства дл  случа , когда при определении текущей тетрады частного в результате одного из тактов вычитани  в сумматоре 1 образовалс  отрицательный остаток (до этого момента така  тетрада отрабатывалась аналогично). В этом случае нет необходимости в дальнейшем определении битов текущей тетрады частного. Как следует из (1), если при вычитании К-кратного делител  в сумматоре 1 получилс  отрицательный остаток, то текущий бит данной тетрады частного равен нулю, а последующа  группа из битов данной тетрады равна 11...1(К-1). При определении значени  данной тетрады частного следует учесть значение ее стар13 ших. битое, сформированные до получени  отрицательного остатка. Так, если отрицательный остаток получилс  при вычитании восьмикратного делител  (8А), то тетрада частного равна 0111 (7); четырехкратного делител  () - Oil (3), двухкратного делит л  - , однократного делител  Здесь В f- значени  битов с весом f текущей тетрады частного, сформированные до получени  в суммат ре 1 отрицательного остатка. Очевидно, что отрицательный остаток в результате вычитани  может по витьс  лишь в том случае, когда содержимое дес тичных разр дов с весом 0, , сумматора 1 и регист ра 3 совпадает (результат сравнени  из выходе схемы 6 сравнени  был поло жительным) , т.е. выполн етс  условие С КА5-0, а величина L (см. выражение (13))отри14ательна. В этом случае, как следует из (18), значени остатка по абсолютной величине меньше 0,1 А. Поэтому сдвинутый на тетраду влев отрицательный остаток по модулю оказ ваетс  меньше делител  А. В св зи с. этим программа определени  следующей тетрады частного, формируемой из отрицательного остатка, может бь|ть заранее предсказана: С -С + 8А 0 Сг с, - i., . Ц 0-2 - Сд Сз - А 0} где С0 - отрицательный остаток, полученный в ходе определени  предыдущей (у)-ой тетрады частного; С- остатки , формируемые на i-ом такте определени  текущей тетрады частного Поскольку все эти остатки заведо .мо положительны, то цифра частного равна nil. Легко показать, что если к началу определени  очередной тетраты частного остаток отрицателен, то цифра дес тичного частного, сформированна  в результате сложений {вычитаний), превышает истинную на . Исход  из этого, истинна  цифра частного в данном случае равна 1111 - 0110 1001 (9). Анализ последовательности действий (20) показывает, что она эквивалентна одному действию Col2j.4) А., Таким образом, если в ходе делени  двоично-дес тичных чисел в сум4УЗI маторе 1 получен отрицательный остаток , то цикл отработки следущей тетрады частного сводитс  к формированию и прибавлению делител  и отрицательному остатку и к установке в младшей тетраде регистра 2 кода 1001. Дл  формировани  делител  может быть использовано кратное, полученное в регистре 3 к моменту получени  отрицательного остатка в сумматоре 1. После получени  отрицательного остатка устройство работает следующим образом. Тетрада частного, в ходе определени  которой получен отрицательный остаток, отрабатываетс , как и в предыдущем случае, за четыре такта. Но действи  в сумматоре 1 после получени  отрицательного остатка не выполн ютс . Блок5 управлени  анализирует знак на входах 9, 16. Если он отри цателен (если сигнал на входе 16) и на предыдущем такте выполн лось вычитание К-кратного делител , то бит с весом К текущей тетрады частного равен нулю. Сигнал на выходе 11 блока 5 управлени  не по вл етс . Поэтому младший бит регистра 2 остаетс  в нуле, По сигналу 12 содержимое младшей тетрады регистра 2 сдвигаетс  на бит влево. На следующих тактах отработки текущей тетрады частного блок 5 управлени  формирует сигналы на выходах 11 и 12, По сигналу 11 в младший бит регистра 2 устанавливаетс  единица. По сигналу 12 содержимое младшей тетрады регистра 2 сдвигаетс  на бит вле ®° Kpoмe того, на первых трех тактах отработки текущей тетрады на выходе 13 блока 5 управлени  по вл етс  сигнал , обеспечивающий деление содержимого регистра 3 на два.. Поэтому к началу четвертого такта в регистре 3 фиксируетс  однократный делитель. На этом отработка текущей тетрады частного оканчиваетс . На п том такте формируютс  сигналы на выходах 11, 10 блока управлени . По сигналу 11 в младший бит регистра 2 устанавливаетс  единица. По сигналу 10 содержимое регистра 2 и сумматора 1 сдвигаетс  на тетраду влево. При этом в младшей тетраде регистра 2 устанавливаетс  нуль. 15 На шестом такте отрабатываетс  следующа  тетрада частного (тетрада, получаема  из отрицательного остатка в сумматоре 1), Заранее известно, что ее значение равно 9 (.1001). Поэтому на шестом такте блок 5 управлени  формирует сигнал на выходе 8. По данному сигналу в соответствии с (21) в сумматоре 1 выполн етс  сложение его содержимого с содержимы регистра 3 (однократным делителем). При этом в сумматоре 1 формируетс  положительный остаток. Кроме, того, сигнал с выхода 8 поступает на вход установки дев ти младшей тетрады pieгистра 2 частного, обеспечива  установку в данной тетраде кода 1001. На седьмом такте блок 5 управлени  формирует сигналы на выходах , 10. По сигналу в регистр 3 принимаетс  восьмикратный делитель W3 регистра k. По сигналу 10 в сумма торе 1 и регистре 2 частного выполн етс  сдвиг на тетраду влево. Устройство переходит к следующему циклу - определению следующей тетрады частного. Данна  тетрада отыскивй етс  аналогично указанному дл  случа , когда к началу ее определени  остаток в сумматоре 1 положителен, Деление считаетс  законченным п завершению п-го цикла. Блок 5 управлени  работает следую щим образом. В исходном состо нии счетчик 19 установлен в нуль (потенциал на первом выходе счетчика). Триг гер 20 также установлен в нуль. Каждому такту делени  соответствует определенное состо  ние счетчика 19. Пос ле выполнени  каждого такта к содержимому счетчика 19 прибавл етс  единица и счетчик 19 переходит в следую щее состо ние, соответствующее еледующему такту делени . Четырем тактам отработки тетрадь частного, формируемой на основании положительного остатка, соответствуют потенциалы на.первом - четвертом выходах счетчика 19 (состо ни  счетчика 000 + 011), такту сдвига лотенциал на п том выходе (100 в . счетчике), такту сложени  при формировании тетрады частного из отрицательного остатка - потенци  на шестом выходе (101 в счетчике), такту сдвига после отработки такой те рады - потенциал на седьмом выходе (110 в счетчике). 73 На каждом такте выход признака схемы 6 сравнени  поступает на вход 15 блока 5 управлени , выходы знаков сумматора 1 - на входы 9, 16,, На первом-четвертом тактах отработки очередной тетрады частного (потенциал на первом-четвертом выходах счетчика 19 соответственно) присутствует сигнална выходе ИЛИ 29, на первом-третьем тактах - на выходе ИЛИ 30, Если на вход 15 блока. 5 управлени  пришел положительный результат сравнени  (единица) и остаток в сумматоре 1 положителен (потенциал на входе 9), то по приходу стробирующего сигнала с выхода делител  18 частоты на выходе эле.мента И 22 по вл етс  сигнал, поступающий на выход 7 управлени  вычитанием блока Б управлени . Данный сигнал поступает на установочный вход триггера 20. Поэтому к началу следующего такта триггер 20 устанавливаетс  в единицу. Кроме того, сигнал с выхода 7 проходит на выход элемента З ИЛИ. Если сигнал на выходе 7 (или 8) не по вл етс  (потенциал на выходе элемента kO ИЛИ-НЕ), то на выход элемента 3 ИЛИ проходит сигнал с выхода генератора 17 импульсов, прошедший через элемент 28 И. Таким образом,- на выходе элемента 3 ИЛИ по вл етс  сигнал с периодом , соответствующим периоду генератора 17 импульсов, если сгюжение (вычитание) в сумматоре 1 не производитс , или с периодом, соответствующим периоду делител  18 частоты, если выполн етс  сложение- (вычитание ) „ Период импульсов на выходе генератора соответствует длительности такта преобразовани  (делени  на два) в регистре 3. Период импульсов на выходе делител  18 частоты соответствует длительности такта сЛожени /вычитани  в сумматоре 1. Делитель 18 частоты может быть реализован, например, на базе двоичного счетчика, на счетный вход которого поступают импульсы .с выхода генератора 17. Выходом делител  18 частоты может быть один из выходов счетчика.в зависимости от соотношени  длительностей сложени /вычитани  делени  на два, Если, например, лительность сложени /вычитани  превышает длительность делени  на два в два раза, выходом делител  частоты будет выход счетчика с весом 1, в четыре раза - выход счетчика с весом 2 и т.д. Если остаток в сумматоре 1 положи телен (потенциал на входе 9 блока 5 управлени ) и триггер 20 установлен в единицу (на предыдущем такте выпол н лось вычитание), то стробирующий сигнал с выхода элемента 3 ИЛИ проходит через элемент 2 И и элемент 35 ИЛИ, обеспечива  по вление сигнала на выходе 11. блока 5 управлени , по которому младший бит регистра 2 устанавливаетс  в единицу. Одновременно сигнал с выхода элемента , пройд  через элемент 31 ИЛИ, сбрасывает триггер 20 в нуль. - , , Кроме того, на каждом из первых трех тактов отработки тетрады (потен циаль на первых трех выходах счетчика 13) стробирующий сигнал с выхода ИЛИ 3 проходит через И 27 на выход t3 блока управлени . Сигнал с выхоЛ .а 13 обеспечивает деление на два со держимого perHctpa 3. На каждом из четырех тактов отработки тетрады частного, формируемой из положительного остатка (потенциал на первом-четвертом выходах счетчика стробирующий сигнал с выхода элемента ИЛИ проходит через элемент 26 и элемент Зб на выход 12 блока 5 Управлени . По сигналу 12 осуществл ет с  сдвиг содержимого младшей тетрады регистра 2 влево на один бит. Длительность задержки на элементе Зб со ответствует времени установки младшего бита регистра 2 в единицу по сигналу 11 Одновременно стробирующий сигнал с выхода элемента 3 ИЛИ поступает на счетный вход счетчика 19 и обеспечивает прибавление единицы к его содержимому. ..-f: , После, отработки четырех тактов onределени  текущей тетрады частного счетчик 19 переходит в состо ние 100 (потенциал на его п том выходе). Если на вход 9 блока 5 управлени  пришел сигнал и триггер 23 установлен в единицу (на предыдущем такте в сум маторе 1 выполн лось вычитание); то стробирующий импульс с выхода элемента 3 ИЛИ проходит через элемент г и и элемент 35 ИЛИ, по вл  сь на выходе 11 блока 5 управлени . Дан ный сигнал устанавливает младший бит регистра 2 в единицу. Кроме того, задержанный на элементе 37 потенциал с п того выхода счетчика 19 походит через элемент 32 ИЛИ и по вл етс  на выходе 10 блока 5 управление По сигналу 10 осуществл етс  сдвиг содержимого регистра 2 и сумматора 1 в сторону старших разр дов на тетраду. Если в результате отработки текущей Тетрады частного остаток в сумматоре 1 положителен, то потенциал с п того выхода счетчика 19 проходит через элемент 23 И и элемент 33 ИЛИ, обеспечива  формирование сигнала на выходе 1 блока 5 управлени , По данному сигналу в регистр 3 принимаетс  восьмикратный делитель из регистра k. Кроме того, сигнал с выхода k, задержавшись на элементе задержки 38 (длительность задержки определ етс  временем приёма в регистр 3), поступает на вход установки нул .счетчика 19 и сбрасывает его в нуль. В результате по вл етс  потенциал на первом выходе счетчика 19. Начинаетс  отработка следующей тетрады частного, Если же в ходе отработки текущей тетрады частного на одном из тактов вычитани  в сумматоре 1 образовалс  отрицательный остаток, то блок 5 управлени  начинает работать следующим образом. Если на вход 16 блока 5 управлени  поступит сигнал, то элемент 22 И закрыт, сигнал на выходе 7 не по вл етс . Поэтому на выходе элемента 3 Или формируютс  стробирующие импульсы с частотой импульсов генератора 17. На первых трех тактах отработки текущей тетрады аналогично указанному импульсы с выхода элемента 3 ИЛИ проход т через элемент 27 И и по вл ютс  на выходе 13 блока 5 управлени , обеспечива  деление содержимого регистра 3 на два. К на%ii ViU v l .ri«ri Il I V/ Л, t Л J «lU Ul. 14 ч,алу четвертого такта (потенциал на четвертом выходе счетчика 19) в регистре 3 фиксируетс  однократный делитель . Кроме того, в результате выполнени  вычитани  триггер 20 устанавливаётсч  в единицу. (1оэтому стробируЮщие импульсы с выхода элемента 3 ИЛИ проход т через элемент 25 И и, задержавшись на элементе 39, через элемент 35 ИЛИ. Длительность задержку на элементе 39 определ етс  продолжительностью такта делени  на два. Поэтому не следующем после получени  отрицательного остатка такте н& вына выходе 11 сигнал не по вл етс ,, младший бит регистра 3 остаетс  в нуп.е. На последующих тактах отработки текущей тетрады на выходе элемента 39 и элемента 35 ИЛИ по вл ютс  сигналы обеспечивающие установку младшего бит. регистра 2 в единицу. На четвертом такте сигнал с четвертого выхода счетчика 19 проходит через элемент 31 ИЛИ на вход уетано,в ки уул  триггера 20; Поэтому к концу выполнени  четвертого такта триггер 20 сбрасываетс  в нуль. В св зи с этим на выходе 1t последним по вл ет . с  сигнал, сформированный элeмeнтof 25 И на четвертом такте (на выходе элемента 39 задержки и элемента 35 ИЛИ он по вл етс  на п том такте) 8 результате выполнени  четвертого такта сметчик 19 переходит в состо ние 100 (потенциал на его п том выходе). На п том такте формируетс  сигнал на выходе 10 блока 5 управлени , по которому в регистре 2 и сумматоре 1 выполн етс  сдвиг на тетрад влево. При отрицательном остатке в сумматоре 1 (нуль на входе 9), эле- менты 23 И и 33.ИЛИ не. срабатывают, сигнал на выходе 1 блока 5 управлени  не формируетс . Поэтому в регист ре 3 к началу отработки следующей тетрады частного сохран етс  код од нократного Делител , а, на вход установки нул  счетчика 19 сигнал не при ходит. В результате, по стробирующему импульсу с выхода элемента 3 ИЛИ счетчик 19 переходит в состо ние 101 (потенциал на его шестом выходе). На шестом такте -по приходу синхросигнала с выхода делител  18 частоты срабатывает элемент 21 И. Сигнал с его выхода поступает на выход блока 5 управлени , обеспечива  сложение в сумматоре 1 его содержимого с содержимым регистра 3 (делителем). Кроме того, сигнал с выхода 8 поступает на вход установки дев ти младшей тетрады регистра 2. В последней устанавливаетс  код 100К Одновремен но сигнал с выхода элемента 21 И про ходит через элемент З ИЛИ на счетны вход счетчика 19. Поэтому счетчик 19 переходит в состо ние 110 (потенциал на его седьмом выходе), На седьмом такте срабатывают элементы 32, 33 ИЛИ. Сигнал с выхода эл мента 32 ИЛИ поступает на выход 10 блока 5 управлени  и обеспечивает сдвиг содержимого регистра 2, и сумматора 1 на тетраду влево. Сигнал с выхода элемента 33 ИЛИ поступает на выход 1 блока 5 управлени , и через элемент 38 задержки - на вход убтановки нул  счетчика 19. Поэтому в регистр 3 принимаетс  восьмикратный делитель из регистра , а счетчик 19 сбрасываетс  в нуль. Таким образом, блок 5 управлени  переходит к отработке следующей тетрады частного. Аналогично в предлагаемом устройстве может быть выполнено деление целых дес тичных чисел. При этом восьмикратный делитель в регистре необходимо располагать так, чтобы старша  дес тична  цифра однократного делител  занимала в нем вторую тетраду. Предварительное пdлyчeниe восьмикратного делител  может быть выполнено различными способами. Одним из них  вл етс  получение дес тикратного делител  путем сдвига делител  на один дес тичный разр д влево с последую1цим двухкратным вычитанием делител  из полученной после сдвига величины . . Данное устройство обеспечивает выпол (71ение.делени  п-разр дных дес тичных чисел за среднее врем , не превышающее величины Тл- n(, 4-.2tn,+ 1 ,5t(,A ) + - 01едЛ(22) + 1п -длительность сравнени  согде- держимых трех старших разр дов остатка и текущего кратного делител ; -длительность формировани  кратного делител , используемого на следующем такте - делени  на два в регистре 3) ; -длительность двоично-дес тичного сложени  в сумматоре 1 ; длительность сдвига в регистре 2 частного и в сумматоре 1. среднее врем  делени  дес тичных чисел в прототипе составл ет величину Tg ij-n-tcA (n-1)-tc.e (23) Деление на два в регистре 3 выполн етс  без распространени  переносов. 1оэтому при больших разр дност х операндов длительность дес тичного сложени  tcV, как правило, в несколько раз 211 превышает продолжительность делени  на два 1ф, tcft 1ф. Длительность сравнени  t(p содержимых трех старших разр дов остатка и текущего кратного определ етс  временем распространени  переноса через три разр да схемы 6 сравнени . При больших п tcp в несколько раз меньше, чем ten, tj tcp. Из сравнени  выражений (22) и (23) видно, что данное устройство обеспечивает деление дес тичных чисел за среднее врем  меньшее прототипа, если ( tcA- 1,6tcp4 0,8.t

л

11

JL /

Фиг.1

/ч

A/S

/ч 473 При реальных соотношени х между с/ ср и. to, справедливых при делении многоразр дных дес тичных чисел неравенство (24) выполн етс  практически всегда. Чем больше разр дность операндов п, тем существеннее tfK превышает правую часть неравенства (2). Поэтому данное устройство наиболее целесообразно использовать при делении многоразр дных .дес тичных чисел. В пределе (при n-sco) предложенное устройство позвол ет повысить быстродействие в 2,66 раза по сравнению с известным устройством .

Claims (1)

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее регистр частотного, регистр делителя, десятичный сумматор, регистр хранения, блок управления, содержащий первый, второй, третий,· четвертый, пятый, шестой и седьмой элементы И, генератор тактовых импульсов, двоичный счетчик; первый, второй и третий элементы задержки, триггер'; причем информационный выход регистра делителя соединен с информационным входом десятичного сумматора, выход регистра хранения соединен с информационным входом регистра делителя, выход; управления вычитанием блока управления соединен с входом вычитания десятич- .. ного сумматора, вход сложения которого подсоединен к выходу управления сложением блока управления, вход по-, ложительного и отрицательного знаков которого подключен соответственно к выходам положительного и отрицательного знаков десятичного сумматора, выход управления установкой блока управления соединен с входом установки в 1 младшего бита регистра частного, вход сдвига на бит младшей тетрады которого соединен с выходом управления сдвигом на бит блока управления, выход управления преобразованием которого соединен с входом сдвига регистра делителя, вход приема которого подключен к выходу управления приемом блока управления, отличающееся тем, что, с целью повышения быстродействия, в него введена схема сравнения, причем первый вход схемы сравнения соединен с информационным выходом трех старших тетрад десятичного сумматора, вход сдвига на тетраду которого соединен с входом сдвига на тетраду регистра частного, вход установки девяти младшей тетрады которого подключен к выходу управления сложением блока управления, вход признака которого подсоединен к выходу признака схемы сравнения, второй вход которой соединен с информационным выходом трех старших тетрад регистра делителя, вход сдвига на тетраду десятичного сумматора соединен с выходом управления сдвигом на тетраду блока управления, а в блок управления введены восьмой элемент И, элемент за-* держки, элемент ИЛИ-HE, делитель частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, причем первый вход элемента ИЛИ-HE соединен с выходом управления сложением блока управления и с выходом первого элемента И, первый вход которого подключен к выходу делителя частоты и первому входу второго элемента И, второй вход которого соединен с выходом первого элемента

   SU ,„,1048473

   ИЛИ, первый вход которого подсоединен к выходу второго'элемента ИЛИ, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами двоичного счетчика, четвертый выход которого подключен к второму входу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, выход которого соединен с входом сброса триггера, вход установки которого подключен к второму входу элемента ИЛИ-HE, выходу второго элемента И и выходу управления вычитанием блока управления, вход признака которого соединен с третьим входом второго элемента И, четвертый вход которого соединен с первым входом третьего и четвертого элементов И и с входом положительного знака блока управления, вход отрицательного знака которого подключен к первому пходу пятого элемента И, второй вход которого соединен с выходом триггера и вторым входом четвертого элемента И, третий вход которого соединен с третьим входом пятого элемента И, первым входом двоичного счетчика, первым входом шестого элемента Ии первым входом седьмого элемента И, второй вход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом шестого элемента И, «ыход которого через первый элемент задержки соединен с выходом управления сдвигом на бит блока управления, выход управления сдвигом на тетраду которого соединен с выходом четвертого элемента ИЛИ, первый вход которого через , второй элемент задержки подключен к пятому выходу двоичного счетчика и второму входу третьего элемента И, выход которого соединен с первым входом пятого элемента ИЛИ, выход которого через третий элемент задержки соединен с вторым входом двоичного счетчика, шестой выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым входом шестого элемента ИЛИ,- второй вход которого соединен с выходом восьмого элемента И, первый вход .-которого соединен с выходом генера’тора импульсов, а второй вход с выходом элемента ИЛЙ-НЕ, второй вход которого подключен к третьему входу шестого элемента ИЛИ, выход . которого соединен с первым входом двоичного счетчика, седьмой выход которого подключен к второму входу четвертого элемента ИЛИ и второму входу пятого элемента ИЛИ, выход которого соединен с выходом управления приемом в регистр делителя блока управления, выход управления преобразованием которого соединен с выходом седьмого элемента И, а выход управления установкой - с выходом седьмого элемента ИЛИ, первый вход которого подключен к второму входу третьего _{: (} элемента ИЛИ и выходу четвертого элемента И, а второй вход - через четвертый элемент задержки к выходу пятого элемента И.

   1 ' 2