RU2192092C1 - УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m - Google Patents
УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m Download PDFInfo
- Publication number
- RU2192092C1 RU2192092C1 RU2001112891/09A RU2001112891A RU2192092C1 RU 2192092 C1 RU2192092 C1 RU 2192092C1 RU 2001112891/09 A RU2001112891/09 A RU 2001112891/09A RU 2001112891 A RU2001112891 A RU 2001112891A RU 2192092 C1 RU2192092 C1 RU 2192092C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- harmonic signal
- code
- controlled phase
- Prior art date
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования конечных полей. Техническим результатом является повышение быстродействия преобразования. Устройство содержит входной регистр, генератор гармонического сигнала, управляемые фазовращатели, измеритель фазы гармонического сигнала, шифратор. 3 ил.
Description
Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных устройствах, а также в устройствах для формирования конечных полей.
Известно устройство [1], содержащее счетчик, два формирователя импульсов, пять элементов ИЛИ, элемент сравнения, вычитатель, семь регистров, три элемента И и мультиплексор. Недостаток устройства - низкое быстродействие формирования остатка.
Известно также устройство [2], содержащее два регистра, накапливающий сумматор по модулю, генератор тактовых импульсов, счетчик, мультиплексор, триггер, два элемента И, элемент ИЛИ и элемент задержки. Недостаток устройства - низкое быстродействие формирования остатка.
Наиболее близким по технической сущности (прототипом к предлагаемому изобретению) является устройство [3] , содержащее n-разрядный входной регистр, блок умножения на константу по модулю m, сумматор по модулю m, коммутатор, первый и второй регистры. Время формирования остатка по модулю в этом устройстве составляет tnp=]n/]log2m[[•τΣ, где].[ - символ округления в большую сторону до ближайшего целого числа; τΣ - время выполнения операции сложения двух ]log2m[ - разрядных чисел по модулю m.
Недостаток - большое время формирования остатка ввиду того, что оно ограничено временем выполнения операции сложения τΣ, зависящей от времени переключения логических элементов τлэ, не превышающим значение 10-10...10-9 с [4, c. 173].
Задача, на решение которой направлено заявляемое устройство, состоит в повышении производительности перспективных образцов вычислительной техники.
Технический результат выражается в повышении быстродействия формирования остатка по модулю m n-разрядного числа в двоичном позиционном коде.
Технический результат достигается тем, что в устройство, содержащее n-разрядный входной регистр, информационные входы которого являются входами устройства, а тактовый вход - тактовым входом устройства, введены генератор гармонического сигнала, n управляемых фазовращателей, измеритель фазы гармонического сигнала и шифратор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя, выход i-го управляемого фазовращателя - с первым входом (i+1)-го управляемого фазовращателя выход n-го управляемого фазовращателя с первым входом измерителя фазы гармонического сигнала, ко второму входу которого подключен выход генератора гармонического сигнала, при этом выход измерителя фазы гармонического сигнала соединен со входом шифратора, выход которого является выходом устройства, а выход l-го разряда n-разрядного входного регистра подключен ко второму входу l-го управляемого фазовращателя.
На фиг. 1 представлена структурная схема предлагаемого устройства, где 1.1-1. n - входы устройства, 2 - n-разрядный входной регистр, 3 - тактовый вход устройства, 4 - генератор гармонического сигнала, 5.1-5.n - управляемые фазовращатели, 6 - измеритель фазы гармонического сигнала, 7 - шифратор, 8 - вход устройства.
Входы устройства 1.1-1. n соединены с соответствующими информационными входами n-разрядного входного регистра 2, тактовый вход которого подключен к тактовому входу устройства 3, при этом вход i-го разряда n-разрядного входного регистра 2 соединен со вторым входом управляемого фазовращателя 5.i причем выход генератора гармонического сигнала 4 соединен с первым входом управляемого фазовращателя 5.(i+1), выход управляемого фазовращателя 5.n - с первым входом измерителя фазы гармонического сигнала 6, ко второму входу которого подключен выход генератор гармонического сигнала 4, а выход измерителя фазы гармонического сигнала 6 соединен со входом шифратора 7, выход которого является выходом 8 устройства.
На фиг. 2 представлена структурная схема измерителя фазы гармонического сигнала 6, где 8.k - линия задержки на время 9.1-9. m - аналоговые умножители, 10.1-10. m - интеграторы, 11- решающее устройство.
На фиг. 3 представлена структурная схема управляемого фазовращателя 5.i где 12.1 - коммутатор, соединяющий вход 1 с выходом при βi = 0, 12.2 - коммутатор, соединяющий вход 1 со входом линии задержки 13.i при βi = l, 13.i - линия задержки на время Δti = 2π/(mω)•βi•(2i-l)modm.
Рассмотрим работу устройства.
Рассмотрим работу устройства.
Значения разрядов позиционного кода числа βi поступают на соответствующие входы 1.1-1. n устройства и соответственно на информационные входы n-разрядного входного регистра 2. С приходом тактового сигнала на вход 3 устройства, значения записываются в соответствующие разряды входного регистра 2. С выхода i-го разряда регистра 2 значение βi поступает на второй вход управляемого фазовращателя 5.i В соответствии со значениями разрядов βi коммутаторы 12.1 и 12.2 подключают вход 1 управляемого фазовращателя 5. i к его выходу непосредственно (при βi = 0), либо через линию задержки на время Δti = 2π/(mω)•βi•(2i-l) mod m (при βi = 1).
После прохождения гармонического сигнала с выхода генератора гармонического сигнала 4 через n управляемых фазовращателей 5.1-5-n на выходе управляемого фазовращателя 5.n суммарный набег фазы этого сигнала будет равен
В измерителе фазы 6 происходит сравнение фазы сигнала с выхода фазовращателя 5.n, поступающего на первый вход измерителя фазы 6, с фазой опорных сигналов (16).
В измерителе фазы 6 происходит сравнение фазы сигнала с выхода фазовращателя 5.n, поступающего на первый вход измерителя фазы 6, с фазой опорных сигналов (16).
Через время t=tu=3T в измерителе фазы 6 на выходе интегратора с номером 10. (p+1p) установится максимальное напряжение. В соответствии с этим на выходе решающего устройства 11 сформируется унитарный код остатка α=A mod m, который затем преобразуется в шифраторе 7 в двоичный позиционный код и поступает на выход 8 устройства.
Пример. Пусть n= 4; A=1210=11002; m=5. Двоичный четырехразрядный позиционный код числа A=11002 поступают на входы 1.1-1.4 устройства. С приходом тактового сигнала на вход 3 устройства значения разрядов β1 = 0, β2 = 0, β3 = 1, β4 = 1 запишутся в четырехразрядный входной регистр 2. Сигналы с выхода регистра 2(βi) откроют коммутаторы 12.1 в управляемых фазовращателях 5.1 и 5.2 и коммутаторы 12.2 в управляемых фазовращателях 5.3 и 5.4. Следовательно входы управляемых фазовращателей 5.1 и 5.2 подключаются непосредственно к их выходам, а входы управляемых фазовращателей 5.3 и 5.4 подключаются к их выходам соответственно через линии задержки на время
и
Фазовый набег гармонического сигнала, снимаемого с выхода генератора 4, после прохождения через управляемые фазовращатели 5.1-5.4 будет равен
На выходе интегратора 10.3 измерителя фазы 6 через время t=tu=3T установится максимальное напряжение. В соответствии с этим на выходе решающего устройства 11 измерителя фазы 6 сформируется унитарный код остатка α=2, который преобразуется в шифраторе 7 в двоичный позиционный код и поступит па выход 8 устройства.
и
Фазовый набег гармонического сигнала, снимаемого с выхода генератора 4, после прохождения через управляемые фазовращатели 5.1-5.4 будет равен
На выходе интегратора 10.3 измерителя фазы 6 через время t=tu=3T установится максимальное напряжение. В соответствии с этим на выходе решающего устройства 11 измерителя фазы 6 сформируется унитарный код остатка α=2, который преобразуется в шифраторе 7 в двоичный позиционный код и поступит па выход 8 устройства.
Проверка: А=12; α=A mod 5=2.
Источники информации
1. А.с. СССР 1658388, МКИ Н 03 М 7/18, БИ 23, 1991.
1. А.с. СССР 1658388, МКИ Н 03 М 7/18, БИ 23, 1991.
2. Патент РФ 2023346, МКИ Н 03 М 7/18, БИ 21, 1994.
3. А.с. СССР 1322483, МКИ Н 03 М 7/18, БИ 25, 1987.
4. Акаев А.А., Майоров С.А. Оптические методы обработки информации. М.: Высш.шк., 1988, 237 с.
Claims (1)
- Устройство для преобразования n-разрядного двоичного позиционного кода в двоичный код остатка по модулю m, содержащее n-разрядный входной регистр, информационные входы которого являются входами устройства, а тактовый вход - тактовым входом устройства, отличающееся тем, что в него введены генератор гармонического сигнала, n управляемых фазовращателей, измеритель фазы гармонического сигнала и шифратор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя, выход i-го управляемого фазовращателя - c первым входом (i+1)-го управляемого фазовращателя выход n-го управляемого фазовращателя - c первым входом измерителя фазы гармонического сигнала, ко второму входу которого подключен выход генератора гармонического сигнала, при этом выход измерителя фазы гармонического сигнала соединен со входом шифратора, выход которого является выходом устройства, а выход l-го разряда n-разрядного входного регистра подключен ко второму входу l-го управляемого фазовращателя.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2001112891/09A RU2192092C1 (ru) | 2001-05-10 | 2001-05-10 | УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2001112891/09A RU2192092C1 (ru) | 2001-05-10 | 2001-05-10 | УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2192092C1 true RU2192092C1 (ru) | 2002-10-27 |
Family
ID=20249535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2001112891/09A RU2192092C1 (ru) | 2001-05-10 | 2001-05-10 | УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2192092C1 (ru) |
-
2001
- 2001-05-10 RU RU2001112891/09A patent/RU2192092C1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10402166B2 (en) | System and method for processing data in an adder based circuit | |
Vun et al. | A new RNS based DA approach for inner product computation | |
US8396913B2 (en) | Fast fourier transform architecture | |
Sehwag et al. | A parallel stochastic number generator with bit permutation networks | |
RU2192092C1 (ru) | УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m | |
US2834011A (en) | Binary cyclical encoder | |
PV et al. | Design and implementation of efficient stochastic number generator | |
RU2661797C1 (ru) | Вычислительное устройство | |
RU2242085C1 (ru) | УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ n-РАЗРЯДНОГО ДВОИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД ОСТАТКА ПО МОДУЛЮ m | |
RU2618188C1 (ru) | Устройство для вычисления модуля комплексного числа | |
Alia et al. | On the lower bound to the VLSI complexity of number conversion from weighted to residue representation | |
CN109343825B (zh) | 一种约翰逊计数器装置 | |
RU2242044C1 (ru) | Мажоритарный модуль | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
RU2754122C1 (ru) | Быстродействующий накапливающий сумматор по модулю произвольного натурального числа | |
RU2381547C2 (ru) | Устройство суммирования двоичных кодов | |
SU1756887A1 (ru) | Устройство дл делени чисел в модул рной системе счислени | |
SU1136144A1 (ru) | Преобразователь кода Гре в двоичный код | |
SU877531A1 (ru) | Устройство дл вычислени функции Z= @ х @ +у @ | |
RU2149442C1 (ru) | Устройство для умножения по модулю семь | |
RU2143722C1 (ru) | Устройство для умножения по модулю семь | |
SU1441395A1 (ru) | Сумматор-умножитель по модулю три | |
SU1048473A1 (ru) | Устройство дл делени дес тичных чисел | |
SU723567A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный код | |
SU807320A1 (ru) | Веро тностный коррелометр |