SU723567A1 - Преобразователь двоично-дес тичного кода в двоичный код - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей кодов.

Известен преобразователь двоично- 5 десятичного кода в двоичный код, содержащий дешифратор и накопительный сумматор.

Недостатки преобразователя - наличие сложного дешифратора и невы- 1θ сокое быстродействие [1J.

Наиболее близким по технической сущности является преобразователь двоично-десятичного кода в двоичный код, содержащий два одноразряд- 15 ных сумматора и регистр сдвига, два элемента И и элемент задержки [2].

Недостатком преобразователя является низкое быстродействие.

Цель изобретения - повышение быст-20 родействия.

Цель достигается тем, что предлагаемый преобразователь содержит, η входных тетрад, (η—1) промежуточных регистров и (2п-2) одноразрядных сумматоров, где η - число разрядов десятичного кода, причем выход первой входной тетрады соединен со входом первого промежуточного регистра, выходы всех промежуточных регистров соеди-^0 йены соответственно со входами нечетных .одноразрядных сумматоров, выход· i—го нечетного одноразрядного сумматора (1=1—2п—3) соединен с первым входом (i+Ι)-ого,одноразрядного сумматора, второй вход которого соединен с выходом (1+1)-ой входной тетрады,а вы ход (i+l)-oro одноразрядного сумматора соединен со входом регистра сдвига

Блок-схема предлагаемого преобразователя приведена на чертеже.

Устройство содержит входные тетрады 1, 2/ ... п; промежуточные регистры 3, 4, ... (п-1); одноразрядные сумматоры 5, 6, 7, 8, ... (2п—2); регистр сдвига 10. Промежуточный регистр и два одноразрядных сумматора образуют преобразующий каскад. На входы входных тетрад подключены соответствующие десятичные разряды преобразуемого числа. Выход тетрады 1 подключен ко входу промежуточного регистра 3, выходы которого подключены ко входам одноразрядного сумматора 5, при этом выход сумматора 5 соединен со входом сумматора 6. Выход входной тетрады 2 подключен ко входу одноразрядного сумматора 6, выход которого сое3 динен со входом промежуточного регистра 4. Выходы последнего подключены ко входам одноразрядного сумматора 7, который своим выходом соединен со входом одноразрядного сумматора 8. Выход одноразрядного сумматора (2п-2) соединен со входом сдвигового регистра 10 .

Преобразователь работает следующим образом. На входную тетраду подается старший десятичный 'разряд который с каждым тактом сдвигается в промежуточный регистр 3 первого каскада. На одноразрядном сумматоре 5 эти два числа суммируются и на выходе получается число, соответствующее первому десятичному разряду, умноженному на 1010. Сумматор 6 суммирует первый десятичный разряд, умноженный на 1010 и код второго десятичного разряда. С выхода второго сумматора первого каскада код поступает на вход регистра 4 следующего (второго) каскада и т.д. С выхода (2п-2)-го сумматора последнего η-го каскада двоичное число по тактовым импульсам записывается в регистр двоичного кода 10. Таким образом, данное устройство реализует следующую обработку числа:

[(0,-1010+02)1010+-+0 ]ιοιο+α где О-и - десятичный разряд двоичнодесятичного числа.

Предлагаемое устройство обеспечивает повышение быстродействия. В известном устройстве время преобразования составляет η циклов преобразования . Время цикла определяется временем сложения результата предыдущего цикла с очередным десятичным разрядом плюс три такта задержки 3-х разрядного регистра.* Таким образом, время цикла составляет более 7 тактов и .(будет тем больше, чем длинее преобразуемое число.

В предложенном устройстве время пре образования двоично-десятичного числа в двоичное определяется 4 тактами вывода кода из входных регистров и суммарной задержкой промежуточных

3-х разрядных регистров равной 3(п-1) такта, т.е. полное время преобразования составляет 4+3(п-1) тактов. Отсюда следует, что время преобразования числа предложенным устройством более чем в 7п раз меньше известного 4+3(п—1) устройства.

При минимальном количестве десятичных разрядов преобразуемого числа п-1, используя предлагаемое устройство, получают увеличение быстродействия по сравнению с известным приблизительно 1,8 раза. При увеличении разрядности преобразуемого числа преимущество по быстродействию возрастает.

Claims (2)

1. Изобретение относитс  к автомати и вычислительной технике и может быть использовано при построении преобразователей.кодов. Известен преобразователь двоично дес тичного кода в двоичный код, содержащий дешифратор и накопительный сумматор, Недостатки преобразовател  - наличие сложного дешифратора и невысокое быстродействие 1. Наиболее близким по технической сущности  вл етс преобразователь двоично-дес тичного кода в двоичный код, содержащий два одноразр дных сумматора и регистр сдвига, два элемента И и элемент задержки
2. 2. Недостатком преобразовател   вл  етс  низкое быстродействие. Цель изобретени  - повышение быс родействи . Цель достигаетс  тем, что предлагаемый преобразователь содержит, п входных тетрад, (п-1) промежуточных регистров и (2п-2) одноразр дных сумматоров, где п - число разр дов д с тичного кода/ причем выход первой входной тетрады соединен со входом первого промежуточного регистра, вых ды всех промежуточных регистров сов нены соответственно со входс1ми нечетных .одноразр дных сумматоров, выходi-го нечетного одноразр дного сумматора (1 1-2п-3) соединен с первым входом (i+1)-ого,одноразр дного сумматора , второй вход которого соединен с выходом (1+1)-ой входной тетрады а вы ход (i+l)-oro одноразр дного сумматора соединен со входом регистра сдвига Блок-схема предлагаемого преобразовател  приведена на чертеже. Устройство содержит входные тетрады 1, 2/ ... п; промежуточные регистры 3, 4, ... (п-1); одноразр дные сумматоры 5, 6, 7,В, ... (2п-2); регистр сдвига 10. Промежуточный регистр и два одноразр дных сумматора образуют преобразук ций каскад. На входы входных тетрад подключены соответствующие дес тичные разр ды преобразуемого числа. Выход тетрады 1 подключен ко входу промежуточного регистра 3, выходы которого подключены ко входам одноразр дного сумматора 5, при этом выход сумматора 5 соединен со входом сумматора 6. Выход входной тетрады 2 подключен ко входу одноразр дного сумматора 6, выход которого соединен со входом промежуточного регистра 4. Выходы последнего подключе ны ко входам одноразр дного cyNwarop 7, который своим выходом соединен со входом одноразр дного сумматора 8 Выход одноразр дного сумматора {2п-2) соединен со входом сдвигового регист ра 10. Преобразователь работает следующим образом. На входную тетраду подаетс  старший дес тичный разр д 0/, который с каждым тактом сдвигаетс  в про межуточный регистр 3 первого каскада На одноразр дном сумматоре 5 эти два числа суммируютс  и на выходе получаетс  число, соответствующее первом дес тичному разр ду, умноженному на 1010. Сумматор б суммирует первый де с тичный разр д, умноженный на 1010 и код второго дес тичного разр да. С выхода второго сумматора первого каскада код поступает на вход регист ра 4 следующего (второго) каскада и т.д. С выхода (2п-2)-го сумматора последнего п-го каскада двоичное чис ло по тактовым импульсам записываетс  в регистр двоичного кода -10. ТаКИМ образом, данное устройство реали зует следуквдую обработку числа: (а -10-1о+а2) .01о-в-. io-(, где Oh - дес тичный разр д двоичнодес тичного числа. Предлагаемое устройство обеспечивает повышение быстродействи . В известном устройстве врем  преобразовани  составл ет п циклов преобра ,зовани . Врем  цикла определ етс  временем сложени  результата предыдущего цикла с очередным дес тичным разр дом плюс три такта задержки 3-х разр дного регистра. Таким образом, врем  цикла составл ет более 7 тактов и . :будет тем больше, чем длинее преобразуемое число. В предложенном устройстве врем  п образовани  двоично-дес тичного числа в двоичное определ етс  4 тактами вывода кодаИЗ входных регистров и суммарной задержкой промежуточных 3-х разр дных регистров равной 3(п-1) такта, т.е. полное врем  преобразовани  составл ет 4+3(п-1) тактов. Отсюда следует, что врем  преобразовани  числа предложенным устройством более чем в 7п раз меньше известного 4+3(n-l) устройства. При минимальном количестве дес тичных разр дов преобразуемого числа п-1, использу  предлагаемое устройство , получают увеличение быстродействи  по сравнению с известным приблизительно 1,8 раза. При увеличении разр дности преобразуемого числа преимущество по быстродействию возрастает . Формула изобретени  Преобразователь двоично-дес тичнбго кода в двоичный код, содержащий два одноразр дных сумматора и регистр сдвига, отличающийс  тем, что, с целью увеличени  скорости преобразовани , он содержит п входных тетрад, (п-1) промежуточных регистров и (2п-2)одноразр дных сумматоров, где п - число разр дов дес тичного кода, причем выход первой тетрады соединен со входом первого промежуточного регистра, выходы всех промежуточных Лрегистров соединены соответственно со входами нечетных одноразг р дных сумматоров, выход i-ro нечетного одноразр дного сумматора ( - -2п-гЗ) соединен с первым входом (i +. +1)-ого одноразр дного сумматора, второй вход которого соединен с выходом (1+1)-ой входной тетрады, а выход (i+l)-oro одноразр дного сумматора соединен со входом соответствующего промежуточного регистра, выход последнего одноразр дного сумматора соединен со входом регистра сдвига. Источники информации, прин тые во внимание при экспертизе 1.Патент Японии 47-35219, кл. 97(7) Е 21, 1970,2 .Авторское свидетельство СССР J 237461, кл. G 06 F 5/02, 1968.