SU1649537A1

SU1649537A1 - Устройство дл умножени

Info

Publication number: SU1649537A1
Application number: SU894684017A
Authority: SU
Inventors: Валерий Иванович Жабин; Владимир Николаевич Дорожкин; Вячеслав Евгеньевич Ишутин
Original assignee: Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1989-04-24
Filing date: 1989-04-24
Publication date: 1991-05-15

Abstract

Изобретение относитс к вычислительной технике и может примен тьс в цифровых вычислительных машинах. Целью изобретени вл етс повышение быстродействи при выполнении последовательностей операций. Это достигаетс тем, что в устройство, содержащее регистр 2 множимого, регистр 3 множител , сумматор 4 результата, регистр 5 результата, сумматор 1, блок 7 анализа разр дов результата, регистр 8 сдвига, четыре элемента И 14, 16, 19. 20 и четыре элемента ИЛИ 15, 17, 18, 21, введены дополнительный регистр 6, RS-триггер 10. п ть элементов И 9, 11-13, 22. 2 ил

Description

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах.

Цель изобретения - повышение быстродействия при выполнении последовательности операций.

На фиг,1 представлена структурная схема устройства для умножения; на фиг. 2 - схема блока анализа разрядов результата.

Устройство для умножения (фиг.1) содержит сумматор 1, регистры 2 и 3 множимого и множителя, сумматор 4 результата, регистр 5 результата, дополнительный регистр 6, блок 7 анализа разрядов результата, регистр 8 сдвига, элемент И 9, RS-триггер 10, элементы И 11-14, элемент ИЛИ 15, элемент И 16, элементы ИЛИ 17 и 18, элементы И 19 и 20, элемент ИЛИ 21, элемент И 22, тактовые входы 23-25 устройства, входы положительного 26 и отрицательного 27 аргументов второго 25 сомножителя устройства, входы положительного 28 и отрицательного 29 аргументов первого сомножителя устройства, а также выходы 30 и 31 устройства.

. _ Блок анализа разрядов результата ({фиг. 2) образуют элемент И 32, элемент ИЛИ 33, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 34, элементы И 35-37, D-триггер 38, элементы И 39 и 40 и элемент ИЛИ 41.

Регистр 8 сдвига -кольцевой.

Регистры 2 и 3 множимого и множителя, сумматор 1 и регистр 8 сдвига имеют разрядность п. Разрядность сумматора 4 результата и регистра 5 результата - п+р+1. Разрядность дополнительного регистра 6 - 2р + 1.

Устройство умножения функционирует в избыточной двоичной системе счисления с цифрами 1, 0, -1. Для получения очередной i-й цифры результата z = А«В'2~^Р, где pi 2, используются формулы:

в; = В;_ч + b ; ·2~' ;

Ν· = 2R;_,+ 2^_р(В-а; + А;_м b; );

Г 1 Г . 1, если < 1 ₂ ,

0, если - , —1, если -1 с. N;<- — ;

^z’i =7

R;

^Ал = N; ^{s А};-«

- z;j + где а

А., В.

^ζΐ

При этом

- очередные цифры операндов:

- остаток, формируемый на каждом ί-м шаге;

- исходные аргументы, ’ содержащие i старших разрядов;

- промежуточная переменная;

- очередная цифра результата .

ϊ = 1...П+Р, а начальны ми являются значения R_o- 0, А_о = = В _β =. z _д = 0.

Устройство работает следующим образом.

В исходном состоянии в регистрах 2, 3, 5 и 6, D-триггере 38 и RS-тригrt а 10 записаны нули, а в регистре 8 сдвига единица записана в крайнем левом разряде. Будем считать, что к 'началу каждого i-г о цикла (1=1,2,.,., ......п) на-входных кодовых шинах появляются очередные i-e разряды множителя и множимого, начиная со старших разрядов, в регистре 8 сдвиу га единица находится в ί-м разряде Кроме того, в каждом цикле на тактовые входы 23-25 устройства поступают последовательно управляющие сигналы Т1-ТЗ соответственно. Множимое и множитель представляются на входах устройства в избыточном коде с цифрами 1, -1, 0. При этом единица в очередном разряде сомножителя кодируется единичным сигналом на входе 26 или 28, минус единица - единичным сигнале»! на входе 27 или 29, а нуль - нулевыми сигналами (отсутствием сигналов) на обоих входах, представляющих данный сомножитель. Произведение также формируется в избыточном коде последовательно со старших разрядов. Результат формируется с погрешностью Λ έ 2 ~^η/2« Сигнал Т1 с входа 23 поступает на вход разрешения приема информации регистра 2 множимого·, на входы элементов И 14 и 16, а также через элементы ИЛИ 21 и И 12. или 11 на входы управления или приёма на первую группу входов регистра 5 результата ’или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от состояния выходов RS-триггера 10, До тех пор, пока значение (р+-1)-го

I

16^9537 разряда регистра 8 сдвига будет равно О, на прямом выходе RS-триггеи тактовый

О”, ра 10 присутствовать О сигнал Т1 поступает 'лишь на цепи управления дополнительного регистра 6 и не поступает на цепи управления регистра 5 результата, Когда значение (р+1)-го разряда регистра 8 примет значение 1, RS-триггер 10 устанавливается в 1, происходит сброс информации дополнительного регистра 6 и тактирующий сигнал Т1 поступает на цепи управления регистра 5 результата и не поступает на цепи управления дополнительного регистра 6. Если очередная цифра множимого равна 1, то единичный сигнал через элемент И 14 проходит к входу вь(цачи прямого кода регистра 3 множителя. Код с регистра 3 подается на сумматор 4 результата, в котором суммируется или с содержимым регистра 5, при этом результат операции записывается в этот же регистр, или с содержимым, регистра 6, причем результат операции записывается в регистр 6 (содержание какого регистра - .5 или 6 - участвует в формировании результата, определяется значением (р+1)-го разряда регистра 8). Одновременно единичный сигнал с входа 26 через элементы; И 14 и ИЛИ 15 поступает на вход' вьща· чи прямого кода регистра 8 сдвига. Этот код в сумматоре 1 суммируется с кодом, записанным в регистре 2 множимого, обеспечивая занесение единицы в i—й разряд указанного регистра. Результат суммирования запоминается в регистре 2. Если очередная цифра множимого равна ^,т-1, то единичный сигнал с входа 27 через элемент И 16 проходит к входу выдачи обратного кода регистра 3, на входы четырех старших разрядов сумматора 4 результата (первый управляющий вход), через элемент ИЛИ 17 на вход переноса младшего разряда того же сумматора для преобразования выданного с регистра 3 множителя обратного кода в дополнительный, который в сумматоре результата 4 суммируется или с кодом из регистра 5, результат операции записывается при этом в регистр 5, или с кодом из регистра 6, при этом результат операции записывается, в регистр 6, в зависимости от значения (р+1)-го разряда регистра 8. Кроме того, единичный сигнал с Ьхода 21 и ИЛИ 18 постуобратного кода на вход переноса через элементы И 16 пает на вход выдачи регистра 8 сдвига и младшего разряда сумматора 1 для преобразования выданного из регистра 8 сдвига обратного кода в дополнительный, который суммируется с содержимым регистра 2, и результат суммирования запоминается в регистре 2. Таким образом, осуществляется прибавление -1 к i-му разряду кода множимого. Если очередная цифра кода множимого нуль, то содержимое регистров 2, 5 и 6 в данном такте не изменяется. После окончания действия сигнала Т1 на тактовом входе 24 появляется управляющий сигнал Т2, который поступает на вход разрешения и приема информации регистра 3 множителя, на входы элементов И 19 и 20, а также через элементы ИЛИ 21 и И 12 или 1Г на входы управления или приема на первую группу входов регистра 5 результата или выдачи на вторую группу выходов дополнительного регистра 6 в зависимости от значения (р+1)-го разряда регистра 8 сдвига. Если очередная цифра множителя равна ничный сигнал с входа мент И 19 подается на прямого кода регистра а также через элемент вход выдачи прямого кода регистра 8 сдвига. Код из регистра 8 суммирует35 ся в сумматоре 1 с кодам из регистра 3 множителя, причем результат суммирования записывается в регистр 3. Таким образом осуществляется занесение единицы в i-й разряд регистра 3 множителя. Прямой код содержимого регистра 2 в сумматоре 4 резу^иьтата суммируется или с кодом регистра 5, при этом результат операции записывается в этот же регистр,или с кодом регистра 6, причем результат операции записывается в регистр 6. Если очередная цифра множителя равна “I”» то единичный сигнал с входа 29 через элемент И 20 проходит на вход выдачи обратного кода регистра 2 и на входы четырех старших разрядов сумматора 4 результата, второй управляющий вход, а также через элемент ИЛИ 17 на вход переноса младшего разряда сумматора 4 результата для преобразования поступающего с регистра 2 обратного кода в 'дополнительный. Этот код суммируется в сумматоре 4 результата или с кодом

1, еди28 через элевход выдачи множимого, ИЛИ 15 на ⁷ 1649537 8 из регистра 5, при этом результат суммирования записывается в регистр 5, или с кодом из регистра 6, при этом результат суммирования записывается в регистр 6. Кроме того, еди- $ ничный сигнал с выхода элемента И 20 через элемент ИЛИ 18 поступает на вход (выдачи обратного кода регистра 8 сдви|га и на вход переноса младшего разрядаθ сумматора 1 для преобразования посту— |пающего с регистра 8 сдвига .обратного кода в дополнительный, который суммируется в сумматоре 1 с кодом из регистГра 3 множителя, причем результат сум- $ (мирования запоминается в регистре 3. 'Таким образом обеспечивается прибавление -1 к i-му разряду кода множителя из регистра 3. При отсутствии единичных сигналов на обоих кодовых ₂θ входах множителя содержимое регистров 3, 5 и 6 в этом такте не изменяется. Йосле окончания действия сигнал ТЗ, который подается на вход сдвига регистра 8 и через элемент И 22 на 25 входы сдвига регистра 5 результата / и дополнительного регистра 6 или через элемент И 13 на управляющий вход вадачи на первую группу выходов дополнительного регистра 6 и на управляющий вход приема на вторую группу входов регистра 5 результата в зависимости от значения р-го разряда регистра 8 сдвига. Код регистра 8 сдвигается' на один разряд вправо. Если при этом значение р-го разряда ре- 3$ дистра 8 сдвига равно ”0д то коды регистра 5 результата и дополнительного регистра 6 сдвигаются на один разряд влево. Если при этом.значение .

о 40 р-го разряда регистра 8 сдвига равно 1”, То происходит запись содержимого дополнительного регистра 6 в 2р+1 старших разрядов регистра результата. При равенстве единице n-го разряда регистра 8 происходит сброс RS-триггера 10.

Для получения очередной i-й цифры результата ζ£ необходимо проанализировать значение трех старших разрядов промежуточного результата Ν/,. Самый 50 старший разряд Ν/ хранится в D-триггере .38, а втррбй и третий старшие разряды представляют собой соответственно первый и второй разряды регистра 5 результата. Информация 55 в этих разрядах обновляется в каждом третьем такте очередного цикла, причем в р-м цикле информация поступает из старших разрядов дополнительного регистра 6, Анализируя значения трех старших разрядов Ν> (два знаковых разряда и первый разряд после запятой) , блок анализа разрядов формирует очередную цифру произведения.

Claims

Формула изобретения

Устройство для умножения, содержащее регистры множителя, множимого и результата, сумматор, сумматор результата, блок анализа разрядов результата, регистр сдвига, четыре элемента Ии четыре элемента ИЛИ, причем выходы первой группы регистров множителя и множимого соединены соответственно с информационными входами первой и второй группы сумматоров, информационные входы третьей группы которого соединены с группой выходов регистра сдвига, входы положительных аргументов первого и второго сомножителей устройства соединены соответственно с первыми входами первого и второго элементов И, входы отрицательных аргументов первого и второго сомножителей устройства соединены соответственно с первыми входами третьего и четвертого элементов И, первый тактовый вход устройства соединен с вторыми входами второго и четвертого элементов И, первым входом первого элемента ИЛИ и входом разрешения приема информации регистра множимого, вход разрешения выдачи прямого кода которого соединен с выходом первого элемента И и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И и входом разрешения выдачи прямого кода регистра множителя, вход разре«шения выдачи о!братного кода которого· соединен с выходом четвертого элемента И, первыми входами третьего и четвертого элементов ИЛИ и первым управляющим входом сумматора результата, информационные входы первой и второй группы которого соединены соответственно с выходами вторых групп регистров множимого и множителя, а информационные входы третьей группы - с группой выходов регистра результата, информационные входа! первой группы которого соединены с выходами первой группы сумматора результата соответственно, а выходы двух старших разрядов с -первым и. вторым информационными вхо

9 1649537 дами блока анализа разрядов результата, управляющий вход которого соединен с входом сдвига регистра сдвига и вторым тактовым входом устройства, третий тактовый вход которого соединен с вторыми входами первого и третьего элементов И, вторым входом первого элемента ИЛИ и входом разрешения приема информации регистра множителя, ,θ информационные входы которого соединены соответственно с выходами первой группы сумматора, выходы второй группы которого соединены соответственно с информационными входами регистра . множимого, вход выдачи обратного кода которого соединен с вторым входом третьего элемента ИЛИ, вторым управляющим входом сумматора результата, выходом третьего элемента И’ и вторым входом четвертого элемента ИЛИ, выход “ которого соединен с входом переноса сумматора и входом выдачи обратного кода регистра сдвига, вход выдачи прямого кода которого соединен с вы- 25 ходом второго элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом переноса сумматора результата, входы блока анализа разрядов результата соединены с выходами устройства, отличающееся тем, что, •с целью повышения быстродействия при выполнении последовательности операций, в него введены дополнительный регистр, RS-триггер и пятый, шестой, седьмой, восьмой и девятый элементы ^5 И, причеА выходы второй группы сумматора результата соединены соответственно с группой информационных входов дополнительного регистра, выходы первой группы которого соединены с информационными входами (2р+1) стар ших разрядов второй группы регистра результата, вход сдвига которого соединен с входом сдвига дополнительного регистра и выходом пятого элемента И, первый вход которого соединен с первым входом шестого элемента И, выходом р-го разряда регистра сдвига и третьим информационным входом блока анализа разрядов результата, четвертый информационный вход которого соединен с выходом старшего разряда дополнительного регистра, вход сброса которого соединен с выходом (р+1 )-го разряда регистра сдвига и S-входом ' RS-триггера, R-вход которого соединен с входами сброса регистров множимого и множителя и выходом седьмого элемента И, первый вход которого соединен с выходом младшего разряда регистра сдвига, вход старшего разряда которого соединен с выходом младшего разряда регистра сдвига,прямой выход RS-триггера соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом первого элемента ИЛИ и первым входе»* девятого элемента И, второй вход которого соединен с инверсным выходом RS-триггера, второй тактовый вход устройства соединен с вторыми входами пятого, шестого и седьмого элементов И, выход шестого элемента И соединен с первыми управляющими входами регистра результата и дополнительного регистра, вторые управляющие входы которых соединены соответственно с выходами восьмого и девятого элементов И, выходы второй группы дополнительного регистра соединены соответствен♦ но с информационными входами четвертой группы сумматора результата.

Составитель Е. Мурзина