RU2231823C2 - Устройство для контроля позиционных сумматоров по модулю - Google Patents

Устройство для контроля позиционных сумматоров по модулю Download PDF

Info

Publication number
RU2231823C2
RU2231823C2 RU2002122029/09A RU2002122029A RU2231823C2 RU 2231823 C2 RU2231823 C2 RU 2231823C2 RU 2002122029/09 A RU2002122029/09 A RU 2002122029/09A RU 2002122029 A RU2002122029 A RU 2002122029A RU 2231823 C2 RU2231823 C2 RU 2231823C2
Authority
RU
Russia
Prior art keywords
controlled phase
output
input
phase shifters
controlled
Prior art date
Application number
RU2002122029/09A
Other languages
English (en)
Other versions
RU2002122029A (ru
Inventor
Л.А. Овчаренко (RU)
Л.А. Овчаренко
Д.С. Лопатин (RU)
Д.С. Лопатин
С.С. Чекалин (RU)
С.С. Чекалин
Original Assignee
Российский государственный открытый технический университет путей сообщения
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Российский государственный открытый технический университет путей сообщения filed Critical Российский государственный открытый технический университет путей сообщения
Priority to RU2002122029/09A priority Critical patent/RU2231823C2/ru
Publication of RU2002122029A publication Critical patent/RU2002122029A/ru
Application granted granted Critical
Publication of RU2231823C2 publication Critical patent/RU2231823C2/ru

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных структурах для контроля достоверности выполнения арифметических операций. Техническим результатом является повышение быстродействия. Устройство содержит генератор гармонического сигнала, три группы управляемых фазовращателей, фазовый детектор, схему сравнения. 1 ил.

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в вычислительных структурах для контроля достоверности выполнения арифметических операций.
Известно устройство (аналог) (а.с. СССР №1242961, МКИ G 06 F 11/10, БИ №25, 1986 г.), содержащее дешифратор, счетчик, группы сумматоров по модулю 2, группу триггеров, группу элементов ИЛИ, триггеры, регистры сдвига, генератор тактовых импульсов. Недостаток устройства - низкое быстродействие контроля достоверности выполнения арифметических операций в сумматорах.
Известно также устройство (аналог) (а.с. СССР №1310826, МКИ G 06 F 11/10, БИ №18, 1987 г.), содержащее блоки свертки по модулю три, вычитатель, сдвигатели, сумматор по модулю три, сумматоры по модулю два, позиционный сумматор и коммутаторы, мультиплексоры, элемент И. Недостаток устройства - низкое быстродействие контроля достоверности выполнения арифметических операций в сумматорах.
Наиболее близким по технической сущности (прототипом к предлагаемому изобретению) является устройство [1, с. 292], содержащее сумматор остатков, схемы вычисления остатков, схему сравнения.
Недостаток прототипа - низкое быстродействие, так как для реализации контроля по модулю в нем требуется время 2τ лэ] log2N [, ограниченное временем переключения логических элементов τ лэ, где ] • [ - символ округления в большую сторону до ближайшего целого; N - разрядность двоичного позиционного кода.
Задача, на решение которой направлено заявляемое устройство, состоит в повышении производительности перспективных образцов вычислительной техники.
Технический результат выражается в повышении быстродействия выполнения контроля арифметических операций.
Технический результат достигается тем, что в устройство, содержащее схему сравнения, выход которой является выходом устройства, введены три группы управляемых фазовращателей, генератор гармонического сигнала и фазовый детектор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя первой группы управляемых фазовращателей и первым входом первого управляемого фазовращателя третьей группы управляемых фазовращателей, при этом в каждой группе управляемых фазовращателей выход r-го управляемого фазовращателя соединен с первым входом (r+1)-го управляемого фазовращателя
Figure 00000002
выход N-го управляемого фазовращателя первой группы управляемых фазовращателей соединен с первым входом первого управляемого фазовращателя второй группы управляемых фазовращателей, при этом выход N-го управляемого фазовращателя второй группы управляемых фазовращателей соединен с первым входом фазового детектора, выход N-го управляемого фазовращателя третьей группы управляемых фазовращателей - со вторым входом фазового детектора, выход которого соединен с первым входом схемы сравнения, а ко второму входу схемы сравнения подключено эталонное напряжение, причем i-е разряды первого и второго операндов сложения
Figure 00000003
соединены соответственно со вторыми входами i-х управляемых фазовращателей первой и второй группы управляемых фазовращателей, а i-й разряд результата арифметической операции сложения, выполненной в позиционном сумматоре, соединен со вторым входом i-го управляемого фазовращателя третьей группы управляемых фазовращателей.
Сущность изобретения основывается на использовании при реализации операции модульного сложения чисел свойства периодичности гармонической функции.
В заявляемом устройстве используется контроль по модулю, основанный на известных из теории чисел [1, с. 291-292] свойствах вычетов, сущность которого состоит в сравнении вычета результата арифметической операции, выполненной в позиционном коде, с результатом той же арифметической операции по модулю, осуществленной над вычетами операндов. При этом решение о правильном выполнении арифметической операции принимается в том случае, если
Figure 00000004
где А, В - операнды в позиционном коде; С - результат выполнения арифметической операции в позиционном коде, С=А+В; р - целое положительное число.
В общем случае, получение вычета g числа G осуществляется путем суммирования по модулю вычетов разрядов позиционного кода этого числа [2, с. 198, формула (7.21)]:
Figure 00000005
где gi - значение i-го разряда N - разрядного позиционного кода числа G; S - основание позиционной системы счисления (ПСС). Для двоичной ПСС: S=2.
Рассмотрим принципы реализации контроля выполнения операции сложения в позиционном двоичном N-разрядном сумматоре с помощью заявляемого устройства. Устройство контроля позиционных сумматоров по модулю, как показано на фиг.1, включает в свой состав генератор гармонического радиосигнала 4, две параллельные ветви последовательно соединенных управляемых фазовращателей 51-5N, 61-6N и 71-7N, фазовый детектор 8 и схему сравнения 9 с эталонным напряжением Un. В управляемых фазовращателях этого устройства устанавливаются сдвиги фазы φ i(Ai), φ i(Bi) и φ i(Ci),
Figure 00000006
прямо пропорциональные значениям двоичных разрядов Аi, Bi,
Figure 00000007
позиционных кодов чисел
Figure 00000008
Figure 00000009
и
Figure 00000010
где
Figure 00000011
Figure 00000012
Тогда учитывая периодичность гармонической функции, суммарные сдвиги фазы сигналов на выходах управляемых фазовращателей 6N и 7N относительно фазы радиосигнала на выходе генератора гармонического сигнала соответственно будут равны
Figure 00000013
Figure 00000014
а соответствующие радиосигналы на входах фазового детектора могут быть представлены в следующем виде:
Figure 00000015
Figure 00000016
где U - амплитуда радиосигнала, ω - частота радиосигнала. В случае если в ходе сложения операндов А и В в позиционном сумматоре произойдет сбой, изменивший вычет результата на q(q=((A+B)mod p-(C)mod p)mod p), на выходе фазового детектора установится напряжение, прямо пропорциональное
Figure 00000017
которое после сравнения с эталонным напряжением Un является основанием для принятия решения об ошибочном выполнении арифметической операции.
Как отмечалось выше, сложение N чисел в прототипе происходит за ]log2N[ тактов. Число тактов вытекает из формулы (2) при условии, что сумматор остатков реализует двухместную операцию сложения по модулю. Следовательно, время выполнения модульной операции в прототипе составляет
Figure 00000018
где τ Σ - суммарное время переключения цифровых логических схем в табличном вычислителе.
Основу узла, выполняющего операцию сложения по модулю р в табличном вычислителе прототипа, составляет матричный дешифратор [3, с.16-17], построенный на двухвходовых элементах И, расположенных в местах пересечений р горизонтальных и р вертикальных входных шин. Выходы элементов И подключены ко входу соответствующих элементов ИЛИ, число которых равно р. Таким образом, сигнал от входа к выходу в табличном вычислителе проходит через 2 логических элемента - И и ИЛИ. Поэтому
Figure 00000019
где τ лэ - время переключения логического элемента (И, ИЛИ).
Как показано в [2, с.173], время τ лэ ≈ 10-10 с является практическим пределом для логических элементов на транзисторах, которое достигается только при жидкостном охлаждении до криогенных температур.
Поэтому минимальное время выполнения модульной операции в прототипе на основании (6) и (7) составляет
ТПР ≈ 2·10-10.]log2N[, с.
Время выполнения модульной операции в предлагаемом устройстве (Тпу) на основании вышеизложенного равно сумме времени задержки гармонического сигнала в N управляемых фазовращателях [N·τ ф), и времени интегрирования в интеграторе фазового детектора (τ u)
Figure 00000020
Необходимые для реализации устройства сложения N чисел по модулю р N последовательно соединенных фазовращателей должны быть управляемыми и могут быть выполнены на основе различных схемных решений. Например, в СВЧ диапазоне [4, с.102] такой фазовращатель наиболее просто реализовать на основе линий задержки (ЛЗ) на время
Figure 00000021
где ω - несущая частота гармонического сигнала.
Действительно, если на входе ЛЗ на время Δ ts (9) действует гармонический сигнал
Figure 00000022
то на выходе ЛЗ с учетом (9) будет сигнал
Figure 00000023
Следовательно, подключая линию задержки в соответствии с позиционным кодом операнда s, можно получить значение фазового сдвига в управляемом фазовращателе, прямо пропорциональное величине этого операнда.
Максимальное время задержки в управляемом фазовращателе на ЛЗ, с учетом (9), будет равно
Figure 00000024
где
Figure 00000025
f - частота гармонического сигнала, Гц.
Алгоритм работы фазового детектора заключается в перемножении гармонического сигнала, снимаемого с выхода управляемого фазовращателя 6N, с сигналом, снимаемым с выхода управляемого фазовращателя 7N, и интегрировании результата перемножения. Результат перемножения гармонического сигнала с выхода управляемого фазовращателя 6N с сигналом с выхода управляемого фазовращателя 7N можно записать в виде:
Figure 00000026
После интегрирования uП(t) в интеграторе фазового детектора, получим
Figure 00000027
Для расчета возьмем значение τ u=3Т.
Таким образом, с учетом (8)-(10}:
ТПУ=NT+3T=T(N+3)
Уже сейчас на практике реализованы вплоть до 100... 150 ГГц типовые радиотехнические элементы (в том числе и в интегральном исполнении), из которых состоят управляемые фазовращатели и фазовый детектор.
Следовательно, при f=100 ГГц=1011 Гц
Figure 00000028
Например, при N=10 из (6) и (11) получим
ТПР ≈ 6·10-10;
ТПУ ≈ 1,3·10-10.
Таким образом, предлагаемое устройство для контроля позиционных сумматоров по модулю позволяет значительно сократить полные временные затраты на выполнение контроля арифметической операции по сравнению с прототипом и может найти применение при проектировании процессоров перспективных ЭВМ.
На фиг.1 представлена структурная схема предлагаемого устройства, где 11-1N - информационные входы устройства (операнд А), 21-2N - информационные входы устройства (операнд В), 31-3N - информационные входы устройства (результат арифметической операции С=А+В), 4 - генератор гармонического сигнала, 51-5N, 61-6N, 71-7N - группы управляемых фазовращателей, 8 - фазовый детектор, 9 - схема сравнения, 10 - выход устройства.
Информационные входы 11-1N соединены со вторыми входами управляемых фазовращателей первой группы управляемых фазовращателей 51-5N, информационные входы 21-2N соединены со вторыми входами управляемых фазовращателей второй группы управляемых фазовращателей 61-6N, а информационные входы 31-3N соединены со вторыми входами управляемых фазовращателей третьей группы управляемых фазовращателей 71-7N, при этом выход генератора гармонического сигнала 4 соединен с первым входом управляемого фазовращателя 51 и с первым входом управляемого фазовращателя 71, выход управляемого фазовращателя ki с первым входом управляемого фазовращателя k(i+1) (k=5, 6, 7)
Figure 00000029
выход управляемого фазовращателя 5N соединен с первым входом управляемого фазовращателя 61, выход управляемого фазовращателя 6N с первым входом фазового детектора 8, а выход управляемого фазовращателя 7N соединен со вторым входом фазового детектора, причем выход фазового детектора 8 соединен с первым входом схемы сравнения 9, ко второму входу которого подключено эталонное напряжение Un, при этом выход схемы сравнения 9 является выходом 10 устройства.
Рассмотрим работу предлагаемого устройства. На N информационных входов 11-1N устройства поступает двоичный позиционный код числа А, разряды которого равны
Figure 00000030
В соответствии со значением i-х разрядов числа A, поступающих на Вх2 соответствующих управляемых фазовращателей первой группы управляемых фазовращателей 51-5N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные
Figure 00000031
при
Figure 00000032
На N информационных входов 21-2N устройства поступает двоичный позиционный код числа В, разряды которого равны
Figure 00000033
В соответствии со значением i-х разрядов числа В, поступающих на Вх2 соответствующих управляемых фазовращателей второй группы управляемых фазовращателей 61-6N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные
Figure 00000034
при
Figure 00000035
На N информационных входов 31-3N устройства поступает двоичный позиционный код числа С=А+В, разряды которого равны
Figure 00000036
В соответствии со значением i-х разрядов числа С, поступающих на Вх2 соответствующих управляемых фазовращателей третьей группы управляемых фазовращателей 71-7N, в них, путем подключения коммутаторами соответствующей линии задержки, устанавливаются набеги фазы, равные
Figure 00000037
при
Figure 00000038
После прохождения гармонического сигнала с выхода генератора гармонического сигнала 4 последовательно через первую и вторую группы управляемых фазовращателей 51-5N и 61-6N, в соответствии с выражением (3), на выходе фазовращателя 6N суммарный набег фаз этого сигнала будет равен
Figure 00000039
После прохождения гармонического сигнала с выхода генератора гармонического сигнала 4 через третью группу управляемых фазовращателей 71-7N в соответствии с выражением (4) на выходе фазовращателя 7N суммарный набег фаз этого сигнала будет равен
Figure 00000040
В фазовом детекторе 8 происходит сравнение фазы сигнала с выхода управляемого фазовращателя 6N, поступающего на Bx2 фазового детектора 8, с фазой гармонического сигнала, поступающего с выхода управляемого фазовращателя 7N на Вx2 фазового детектора 8. При этом из выражения (13) видно, что максимальное напряжение uФД на выходе фазового детектора 8 будет тогда, когда фазы сигналов совпадут. После сравнения напряжения uФД в схеме сравнения 9 с эталонным напряжением Un, результат сравнения поступает на выход 10 устройства.
Пример
Пусть р=5, А=4410=1011002, В=1510=0011112 C=5910=1110112, N=6. Тогда:
(A1·20)mod5=(0·20)mod5=0,
(A2·21)mod5=(0·21)mod5=0,
(A3·22)mod5=(1·22)mod5=4,
(A4·23)mod5=(1·23)mod5=3,
(A5·24)mod5=(0·24)mod5=0,
(A6·25)mod5=(1·25)mod5=2.
В управляемых фазовращателях 51-56 соответствующими коммутаторами подключаются линии задержки на время, которое согласно (9) равно:
Figure 00000041
Figure 00000042
Figure 00000043
Figure 00000044
Figure 00000045
Figure 00000046
(B1·20)mod5=(1·20)mod5=1,
(B2·21)mod5=(1·21)mod5=2,
(B3·22)mod5=(1·22)mod5=4,
(B4·23)mod5=(1·23)mod5=3,
(B5·24)mod5=(0·24)mod5=0,
(B6·25)mod5=(0·25)mod5=0.
В управляемых фазовращателях 61-66 соответствующими коммутаторами подключаются линии задержки на время, равное:
Figure 00000047
Figure 00000048
Figure 00000049
Figure 00000050
Figure 00000051
Figure 00000052
(C1·20)mod5=(1·20)mod5=1,
(C2·21)mod5=(1·21)mod5=2,
(C3·22)mod5=(0·22)mod5=0,
(C4·23)mod5=(1·23)mod5=3,
(C5·24)mod5=(1·24)mod5=1,
(C6·25)mod5=(1·25)mod5=2.
В управляемых фазовращателях 71-76 соответствующими коммутаторами подключаются линии задержки на время, равное:
Figure 00000053
Figure 00000054
Figure 00000055
Figure 00000056
Figure 00000057
Figure 00000058
После прохождения гармонического сигнала с выхода генератора 4 последовательно через первую и вторую группы управляемых фазовращателей 51-56 и 61-66 на выходе фазовращателя 66 фаза сигнала ФA+B в соответствии с (3) будет равна
Figure 00000059
а после прохождения через третью группу фазовращателей 71-76 в соответствии с (4) фаза сигнала ФC будет равна:
Figure 00000060
.
Следует отметить, что величина эталонного напряжения Un принимается равной
Figure 00000061
Тогда, поскольку uФД>Un, то на выходе схемы сравнения 9 вырабатывается сигнал о достоверности выполнения арифметической операции сложения в позиционном сумматоре.
Исходя из (13) напряжение uФД на выходе фазового детектора 8 при условии равенства фаз ФA+B=ФC будет максимальным (uФД ≈ 0,5U2τ u ), которое сравнивается в схеме сравнения 9 с эталонным Un и на выход 10 поступает сигнал о том, что сложение в позиционном сумматоре прошло без ошибок.
Пусть в сумматоре произошел сбой, изменивший правильный результат 44+15=59 на
Figure 00000062
Тогда
Figure 00000063
Figure 00000064
Figure 00000065
Figure 00000066
Figure 00000067
Figure 00000068
Figure 00000069
В управляемых фазовращателях 71-76 соответствующими коммутаторами подключаются линии задержки на время, равное:
Figure 00000070
Figure 00000071
Figure 00000072
Figure 00000073
Figure 00000074
Figure 00000075
После прохождения гармонического сигнала с выхода генератора 4 через третью группу фазовращателей 71-76 в соответствии с (3) фаза гармонического сигнала
Figure 00000076
будет равна:
Figure 00000077
Напряжение uФД на выходе фазового детектора 8 согласно (13) будет равно:
Figure 00000078
Напряжение uФД сравнивается в схеме сравнения 9 с эталонным напряжением Un=0,327U2τ u и на выход 10 поступает сигнал о том, что сложение в позиционном сумматоре прошло с ошибкой.
Источники информации
1. Микропроцессоры: в 3 кн. Кн. 2: Средства сопряжения. Контролирующие и информационно-управляющие системы: Учеб. для техн. вузов / В.Д.Вернер, Н.В.Воробьев, А.В.Горячев и др.; Под ред. Л.Н.Преснухина. - Мн.: Выш. шк., 1987. - 303 с.
2. Акаев А.А., Майоров С.А. Оптические методы обработки информации. - М.: Высш. шк., 1988, 237 с.
3. Долгов А.И. Диагностика устройств, функционирующих в системе остаточных классов. - М.: Радио и связь, 1982, 64 с.
4. Радиоприемные устройства: Учеб. пособие для радиотехнич. спец. вызов / Ю.Т.Давыдов, Ю.С.Данилич. - М.: Высш. шк., 1989, 342 с.

Claims (1)

  1. Устройство для контроля позиционных сумматоров по модулю, содержащее схему сравнения, выход которой является выходом устройства, отличающееся тем, что в него введены три группы управляемых фазовращателей, генератор гармонического сигнала и фазовый детектор, причем выход генератора гармонического сигнала соединен с первым входом первого управляемого фазовращателя первой группы управляемых фазовращателей и первым входом первого управляемого фазовращателя третьей группы управляемых фазовращателей, при этом в каждой группе управляемых фазовращателей выход r-го управляемого фазовращателя соединен с первым входом (r+1)-го управляемого фазовращателя
    Figure 00000079
    выход N-го управляемого фазовращателя первой группы управляемых фазовращателей соединен с первым входом первого управляемого фазовращателя второй группы управляемых фазовращателей, при этом выход N-го управляемого фазовращателя второй группы управляемых фазовращателей соединен с первым входом фазового детектора, выход N-го управляемого фазовращателя третьей группы управляемых фазовращателей - со вторым входом фазового детектора, выход которого соединен с первым входом схемы сравнения, а ко второму входу схемы сравнения подключено эталонное напряжение, причем i-e разряды первого и второго операндов сложения
    Figure 00000080
    соединены соответственно со вторыми входами i-х управляемых фазовращателей первой и второй группы управляемых фазовращателей, а i-й разряд результата арифметической операции сложения, выполненное в позиционном сумматоре, соединен со вторым входом i-го управляемого фазовращателя третьей группы управляемых фазовращателей.
RU2002122029/09A 2002-08-20 2002-08-20 Устройство для контроля позиционных сумматоров по модулю RU2231823C2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2002122029/09A RU2231823C2 (ru) 2002-08-20 2002-08-20 Устройство для контроля позиционных сумматоров по модулю

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2002122029/09A RU2231823C2 (ru) 2002-08-20 2002-08-20 Устройство для контроля позиционных сумматоров по модулю

Publications (2)

Publication Number Publication Date
RU2002122029A RU2002122029A (ru) 2004-05-10
RU2231823C2 true RU2231823C2 (ru) 2004-06-27

Family

ID=32845972

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2002122029/09A RU2231823C2 (ru) 2002-08-20 2002-08-20 Устройство для контроля позиционных сумматоров по модулю

Country Status (1)

Country Link
RU (1) RU2231823C2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2637988C1 (ru) * 2016-10-07 2017-12-08 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ Устройство сложения (вычитания) N чисел с настраиваемым модулем

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Микропроцессоры. Книга 2. Средства сопряжения. Контролирующие и информационно-управляющие системы. ВЕРНЕР В.Д., ВОРОБЬЕВ Н.В., ГОРЯЧЕВ А.В. и др. Под ред. Л.Н.ПРЕСНУХИНА - М.: Высшая школа, 1987, с.292. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2637988C1 (ru) * 2016-10-07 2017-12-08 ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ Устройство сложения (вычитания) N чисел с настраиваемым модулем

Similar Documents

Publication Publication Date Title
Robertson A new class of digital division methods
KR0146334B1 (ko) Cordic 복소수 승산기
US4489393A (en) Monolithic discrete-time digital convolution circuit
Avizienis Arithmetic algorithms for error-coded operands
US5317753A (en) Coordinate rotation digital computer processor (cordic processor) for vector rotations in carry-save architecture
US5113363A (en) Method and apparatus for computing arithmetic expressions using on-line operands and bit-serial processing
KR870009595A (ko) 직렬-비트 2의 보수 디지탈 신호 처리 장치
RU2231823C2 (ru) Устройство для контроля позиционных сумматоров по модулю
RU2696223C1 (ru) Арифметико-логическое устройство для формирования остатка по произвольному модулю от числа
RU2717915C1 (ru) Вычислительное устройство
US5012439A (en) Method and apparatus for performing division
US5365471A (en) Divider for performing signed division using a redundant signed digit
US20050144214A1 (en) Shift-and-negate unit within a fused multiply-adder circuit
US4038538A (en) Integer and floating point to binary converter
US3489888A (en) Floating point look-ahead binary multiplication system utilizing two's complement notation for representing negative numbers
Lo et al. Berger check prediction for array multipliers and array dividers
US5978826A (en) Adder with even/odd 1-bit adder cells
RU2799035C1 (ru) Конвейерный сумматор по модулю
SU1667059A2 (ru) Устройство дл умножени двух чисел
RU2237274C2 (ru) Устройство для деления числа в модулярном коде на основание системы счисления
US3495075A (en) Shifting apparatus
US11829731B2 (en) Modular multiplication circuit and corresponding modular multiplication method
RU2814657C9 (ru) Конвейерный накапливающий сумматор по модулю
Surarerks Digit set conversion by on-line finite automata
Srinivas et al. A C-testable carry-free divider

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20050821