KR0146334B1 - Cordic 복소수 승산기 - Google Patents

Cordic 복소수 승산기

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어니스트 앵겔러 월리엄
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존 알. 래프티
제너럴 일렉트릭 캄파니
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Abstract

내용없음.

Description

CORDIC 복소수 승산기
제 1 도는 본 발명의 원리에 따른 제1 형태의 복소수 디지탈 승산기의 개략도
제 2 도는 제 1 도의 복소수 승산기내에 도시된 재귀 CORDIC 수단 대신에 사용하기 위한 순차 파이프라인식 CORDIC 수단에 대한 선택적인 양호한 실시예의 블록도
제 3 도는 본 발명에 따른 다른 형태의 복소수 디지탈 승산기의 블록도
제 3a 도 및 제 3b 도는 제 3 도의 복소수 디지탈 승산기 형태의 동작을 이해하는데 유용한 개념을 도시한 벡터도
제 4 도는 제 3 도의 장치로 복소수 승산을 수행하기 위한 순차식 또는 파이프라인식 수단의 양호한 실시예의 개략도
* 도면의 주요 부분에 대한 부호의 설명
10 : 복소수 디지탈 CORDIC 승산기 11 : CORDIC 디지탈 승산기 수단
12, 52, 54 : 스칼라 디지탈 승산기 수단
14-1, 14-2, 14-3, 14-4, 61-2a, 내지 61-3a, 61-2b 내지 61-nb : 제 4 부호-선택수단
20, 41, 50 : 부호 제어 수단
21-1, 24-2, 32, 32a, 32b, 32a', 32b',32a',32a': 쉬프터 수단
37 : 인버터 수단 38 : 승산기 수단
36a, 36b : 선택기 수단 70-1 내지 70-n : 논리 인버터
본 발명은 산술 처리 수단에 관한 것으로, 특히 한 쌍의 복소수를 승산하기 위해 최소한 하나의 좌표 회전 디지탈 컴퓨터(CORDIC : COordinate Rotation DIgital Computer)를 사용하는 새로운 수단에 관한 것이다.
여러 가지 형태의 현대적인 전자 장비에서는 상관 검출, 이산 푸리에 변환 등과 같은 매우 복잡한 신호 처리 함수들이 이용된다. 기본적인 신호 처리 소자는 승산 누산 셀(multiply-accumulate cell)인데, 초음파 영상 기술을 사용하는 기저대(baseband) 신호 처리 시스템과 같은 소정의 시스템의 경우, 복소수 신호들이 승산되어야 한다. 유사한 전자 신호의 복소수 승산은 특히 2진수 형태의 디지탈 신호처리용의 레이다, 소나(sonar)등과 같은 여러 가지 다른 신호 처리 분야에서 발견될 수 있다. 그러므로, x + jy 또는 R, ∠θ 형태의 복소수를 각각 나타내는 한 쌍의 디지탈 신호의 복소수 승산을 실행하기 위한 디지탈 신호 수단을 제공하는 것이 매우 바람직하다.
종래 기술은 IRE Trans. on Electronic Computers EC-8 330-334 페이지(1959)에 제이이 볼더(JE Volder)가 쓴 The CORDIC Trigonometric Computing Technique란 논문 내에 기술된 바와 같이 CORDIC(COordinate Rotation DIgital Computer) 장치 및 기술을 사용하는데, 이것은 각(θ)만큼의 회전이 특수한 각(α)셋트 중 한 각만큼 각각 회전되는 여러 회전의 합산으로서 표현될 수 있는 계산 시스템이므로,
Figure kpo00002
여기서, ξi= +1 또는 -1이다. α1= 90°라 하면,
Figure kpo00003
이다. 즉 전체각은 모든 다수(n)의 각(αi)를 사용하여 연속적으로 근사화되므로, 각의 각각의 더욱 정확한 근사치는 다음과 같은 방정식 쌍에 의해(다음의 대충의 근사치에 대한) xn및 yn직각 좌표치에 관련되는 직각 좌표 결과 (xn+1및 yn+1)을 제공한다.
Figure kpo00004
Figure kpo00005
여기서, K(θ)는 COS(θ)와 동일한 스케일 팩터이다. 각각의 2-n팩터는 사실상 n 회 행해진 2-제산이고, 2진수인 경우, 각각의 n 산출에 대해 1 비트 쉬프트에 의해 제공되기 때문에 복소수 승산은 스테일 팩터 [K(θ)] 승산 (필요한 경우)을 제외하고, 쉬프트 레지스터 및 가산기 셋트로 실행될 수 있다. 이 기본 CORDIC 기술을 이용하여 한 쌍의 복소수를 승산하기 위한 새로운 장치를 제공하는 것이 매우 바람직하다.
본 발명에 따르면, 2개의 디지탈 복소수(
Figure kpo00006
및
Figure kpo00007
)의 승산용으로 양호한 기존의 CORDIC 서브 시스템은 극형식 (즉,│B│, ∠ψ)으로 표현된 다른 수의 위상각(ψ)에 의해 직각 (즉, CR및 CI)형식으로 표현된 한 수의 각각의 실수 및 허수데이타부를 회전시키기 위해 승산기가 없는 재귀 또는 파이프라인 순차 형식의 N- 단 CORDIC 회전기 수단을 사용한다. 회전 다음에, 다른 수의 크기 데이타 │B│에 의해 CORDIC 회전기의 각각의 출력 실수 또는 허수 데이타부의 스칼라 승산을 위한 수단이 제공된다. 최종의 계산된 데이타는 적(product)의 실수부 및 허수부이다.
다른 기존의 양호한 복소수 승산 CORDIC 서브시스템 내에서, 각각의 한 쌍의 재귀 또는 파이프라인식 순차 위상 회전기 수단은 직각 형식 제 1 및 제 2 복소수의 실수 및 허수 성분에 대해 동작하는데, 각 복소수의 위상은 제 1 수가 부호 검출기에 의해 결정된 바와 같이 0 위상각을 가질 때까지 동일하게 회전되므로, 출력 데이타의 위상은 제 1 및 제 2 복소수의 위상각들의 합과 동일하다. 필요한 경우에, 적의 데이타의 스칼라 승산이 전체 복소수 적을 결정하는데 사용될 수 있는데, 상관통계 계산 등과 같은 여러가지 상황시에, 정확한 위상 정보만을 누산할 필요가 있으며, 위상 정보의 정확도가 유지되는 한, 적의 크기항 내에서는 정확도가 거의 요구되지 않는다. 각각의 스칼라 승산기는 쉬프트 누산부일 수 있다.
따라서, 본 발명의 목적은 한 쌍의 디지탈 복소수를 승산하기 위해 새로운 CORDIC 회로를 제공하기 위한 것이다.
이하, 첨부 도면을 참조하여 본 발명의 목적 등에 관해서 상세하게 설명하겠다.
제 1 도를 참조하면, 복소수 디지탈 CORDIC 승산기(10)의 한가지 기존의 양호한 실시예는 CORDIC 디지탈 승산기 수단(11) 및 한 쌍의 스칼라 디지탈 승산 수단(12)를 사용한다. 제 1 복소수(
Figure kpo00008
)는 직각 좌표 형태로 도입되는데, 입력(10a)에서의 P-비트 실수 축 성분(CR) 데이타 워드는 CORDIC 승산기의 제 1 또는 I 입력(11a)에 접속되고, 제 2 입력에서의 P-비트 허수 축 성분(CI) 데이타 워드는 승산기의 제2 또는 Q 입력(11b)에 접속된다. 한 쌍의 스칼라 승산 수단(12) 각각은 CORDIC 수단의 허수 축 데이타 Q'출력(11f) 또는 실수 축 데이타 I'출력(11g)로부터 데이타를 각각 수신하는 제 1 데이타 입력(12-1a 또는 12-2a)를 갖게 된다. 각각의 승산 수단(12)는 디지탈 데이타 계산 분야에 널리 공지된 방식에서, 쉬프트 레지스터 및 누산기 셋트일 수 있는데, 저하된 크기 정확도가 소정의 계산 업무용으로 허용될 수 있기 때문에, 수단(12)의 부품들은 정확도가 낮을 수도 있다. 다른 복소수 (
Figure kpo00009
)는 극좌표 형태로 도입되는데, 입력(10c)에서의 크기 │B│성분에 대한 P-비트 데이타 워드는 스칼라 데이타 승산기 수단들의 제 2 입력(12-1b와 12-2b)에 접속되고, 입력(10d)에서의 각ψ성분 데이타를 갖고 있다. 주기적인 클럭(CLK) 신호가 다른 입력(10c)에 제공된다. 그러므로,
Figure kpo00010
벡터 입력의 스칼라-승산된 실수 및 허수 성분은 각각의 제 1 및 제 2 스칼라 승산 수단의 출력(12-1c 및 12-2c)에 디지탈 데이타로서 제공된다. 복소수 승산기 출력은 각각의 출력 단자(10g 및 10f)에서 각각의 복소수적 (
Figure kpo00011
)의 별도 실수 축 및 허수 축 직각 형태 항(AR및 AI)를 제공한다.
본 발명의 다른 특징에 따르면, CORDIC 디지탈 데이타 승산기 수단(11)은 제 1 도에 도시된 바와 같은 재귀 승산기, 또는 제 2 도와 관련하여 기술한 바와 같은 파이프라인(순차) 승산기이다. 수단(11)에 각각 입력된 각각의 실수 축 I 데이타 워드 또는 허수 축 Q 데이타 워드는 제 1 또는 제 2 부호 선택 수단(14-1 또는 14-2)의 각각의 입력(14-1a 또는14-2a)에서 나타난다. 입력 데이타의 크기가 아닌 부호는 부호 선택 입력(14-1b 또는 14-2b) 각각에서의 부호-선택 2진수 제어 신호의 상태에 따라 영향을 받지 않거나 반전된다(-1만큼 승산된다). 제 1 회전이 -90°또는 +90°만큼의 회전인지를 결정하는 부호 선택 디지탈 데이타는 부호 수단(14-1 또는 14-2)의 각각의 출력(14-1c 또는 14-2c)에서 나타난다. 부호 선택 수단은 신호 비트 인버터(16)을 통해 입력(14-1a)를 2-입력 멀티플렉서(MUX) 수단(18)의 제 1 입력(18a)에 접속시킴으로써, 부호 선택 수단(14-1)로 도시된 바와 같이 구현될 수 있다. 제 2 MUX 수단 입력(18b)는 입력(14-1a)로부터의 고유 부호 디지탈 데이타 워드를 수신한다. MUX 수단의 선택 입력(18c)에서의 부호 선택 2진 신호의 상태에 따라, 출력(18d) [ 및, 멀티플렉서 수단의 출력(14-1c)]는 고유 극성 입력(18b) 또는 반전 극성 입력(18a)에 접속된다. 부호 선택 신호의 2진 상태는 신호 제어 수단(20)에 의해 결정된다. 입력 디지탈 데이타 워드가 2의 보수로서 표현되면, 부호 반전 및 멀티플렉싱 수단은 MUX 선택 입력에 접속된 다른 입력을 갖고 있는 배타적 논리합(exclusive-OR; XOR) 게이트의 한 입력에 입력 수의 각각의 비트가 접속되는 보다 간단한 구조물로 대체될 수 있는데, 각각의 XOR 게이트의 출력 비트는 XOR 출력에 1을 가산하기 위한 자리올림 비트(carry bit)를 갖고 있는 가산기 체인의 관련된 순차 입력에 순차적으로 접속된다. 그러므로 MUX 부호 선택 입력 신호는 입력수 또는 이 입력의 부정을 선택한다. 비교적 저속의 재귀-연산 CORDIC 승산기(11)에서는 다수의 부호 선택 신호(여기서, 6개)가 요구되는데, 노드(11c)로부터 부호 제어 수단의 입력(20g)에 제공된 부호-제어 데이타 워드에 응답하여 부호 제어 수단의 출력[여기서, 출력(20a-20f)]들 중 상이한 출력에서 각각의 상이한 신호가 나타난다. S-비트 데이타 워드는 각(ψ)에 의해 그리고 각(ψ)에 따라 고유하게 설정되는 2진 패턴을 갖고 있는 데이타 워드 내의 한 셋트의 부호 제어 비트를 통하는 클럭된 선행에 응답하여, 프로그램가능한 논리 어레이(PLA) 수단과 같은 논리 수단(21)의 출력(21a)에 유리하게 제공된다. 그러므로, 하나의 PLA 수단의 입력(21b)는 입력(11e) 및 장치 입력(10e)로부터 CLK 펄스를 수신할 수 있고, 제 2 PLA 입력(21c)는 제 2 복소량에 대한 위상각(Ф) 정보를 [CORDIC 수단의 입력(11d) 및 장치 입력(10d)를 통해] 수신한다. 재귀 실시예의 연산은 특히 위상 입력(10d)에서의 데이타의 안정화시에, 소망의 적의 성분을 제공하도록 합산되는 n 연산시마다 별도의 CLK 펄스가 발생된다. 그러므로, 각 클럭 펄스는 다음의 최소 CORDIC 각(α1)가 전체 회전각(θ)에 음(-: nagative)으로 기여할지 양(+: positive)으로 기여할지를 결정하므로, 입력(20g)에서의 부호 제어 워드가 출력(20a-20f)에서의 모든 부호 제어 비트를 셋트시키게 한다.
제 1 단(+/-90°선택단)의 출력에서 부호-선택된 실수 및 허수 P-비트 데이타 워드가 제 1 및 제 2 부호-선택 수단의 출력(14-1c 또는 14-2c)에서 나타나며, 제 1 누산기(ACCUM) 수단(22-1)의 입력(22-1a) 또는 제 2 ACCUM 수단(22-2)의 입력(22-2a)에서, (n-1)-재귀단에 제공된다. 이 입력 데이타는 각각의 제 2 입력(22-1b 또는 22-2b)에서의 (P+2)-비트 데이타 워드와 합산되어 제 1 또는 제 2 누산기 출력(22-1c 또는 22-2c)에서 (P+2)-비트 디지탈 데이타 워드를 제공한다. 이 출력 데이타 워드는 각각의 데이타 노드(11I 또는 11Q)에서 나타난다. 노드(11I)로부터의 데이타 워드는 부호 제어 수단(20)의 제 3 출력(20c)로부터 입력(14-3b)에서의 부호 제어신호를 수신하는 제 3 부호 선택 수단(14-3)의 제 1 입력(14-3a)에서 나타난다. 노드(11Q)에서의 데이타 워드는 부호 제어 수단(20)의 제 4 출력(20d)로부터 부호 제어 신호를 수신하는 부호 선택 입력(14-14b)를 갖고 있는 제 4 부호 선택 수단(14-4)의 제 1 입력(14-4a)에서 나타난다. 실수 채널로부터의 누산되고 부호가 선택된 데이타 워드는 제 1 쉬프터 수단(24-1)의 입력 (24-1a)에 결합하기 위해 출력(14-3c)에서 나타나고, 허수 채널로부터의 누산되고 부호가 선택된 데이타 워드는 출력(14-4c)에서 나타나고, 제 2 쉬프트 수단(24-2)의 입력(24-2a)에 결합된다. 각 쉬프터 수단(24)는 부호 제어 수단(20)의 제 5 또는 제6 출력(20e 또는 20f) 각각으로부터 쉬프트 제어 펄스를 각각 수신하는 쉬프트 제어 입력, 예를 들어 입력(24-1b 또는 24-2b)를 갖고 있다. 쉬프트 제어 입력(24-1b 또는 24-2b)들 중 하나의 입력에서의 각 펄스에 응답하여, 쉬프터(24-1 또는 24-2) 내의 데이타 워드는 하나의 2진수만큼 우측으로 회전되거나 쉬프트되고, 1 비트 쉬프트된 데이타는 제 2 디지탈 가산기 수단(26-2) 또는 제 1 디지탈 가산기 수단(26-1)의 제 1 입력(26-2a 또는 26-1a)에 각각 교차 결합하기 위해 제 1 쉬프터 수단의 출력(24-1c) 또는 제 2 배럴(barrel) 쉬프터 수단의 출력(24-2c)에서 나타난다. 이 가산기 수단의 나머지 입력(26-2b 또는 26-1b)는 노드(11Q 또는 11I)로부터 디지탈 데이타 워드를 각각 수신한다. 제 1 합산기 수단의 출력(26-1c)에서의 합산된 데이타 워드는 CORDIC 승산기 수단의 제 1 출력(11-f)에 제공된 다음, 승산기 출력(10f)에 제공된 (P+2)-비트 데이타 워드(Q')이고, 제 2 합산기 수단의 출력(26-2c)에서의 디지탈 데이타 워드는 CORDIC 수단의 출력(11g) 및 승산기 수단 출력(10g)에 제공된 다른 (P+2)-비트 신호(I')이다. Q'데이타 신호는 누산기 입력 (22-1b)로 복귀되고, I'데이타는 누산기 입력(22-2b)로 복귀된다.
동작시에, 방정식 (3a 및 3b)는 다음과 같이 다시 쓸 수 있다.
Figure kpo00012
Figure kpo00013
공통 스케일 팩터 계수 K(θ)=cosθ는 소망의 계산의 정확도를 위해 선택된 반복 횟수(n)에 따른 고정치를 갖게 되기 때문에, 상술한 바와 같이 무시될 수 있다.
소정의 임의 각인 입력 회전각(ψ)는 방정식 (3a 및 3b)를 만족시키는 각(α)에 대한 회전 셋트로 초기에 분해된다. 스케일 팩터가 각 회전마다 상이할지라도, 스케일 팩터의 크기는 회전 부호와 무관하므로, 동일한 크기의 회전이지만, 각 단에서 상이한 부호를 사용하는 고정된 횟수의 회전의 경우에, 전체 스케일 팩터는 전체 회전각에 무관하고, 스케일 팩터는 승산 회전 순차 종료시에 무시되거나 가산될 수 있다. 이것은 복소수 적의 위상이 중요한 데이타인 응용의 경우에 중요하다. [특히, 제 2 양(B)의 크기가 단위 크기여서, 승산기(12)를 제거할 수 있는 경우 중요하며, 승산기가 전혀 불필요하다]. 표 1 의 부호 선택 정보를 이용하여 ±0.6°의 정확도로 n=8 단 회전이 실행될 수 있다.
Figure kpo00014
음의 각(0 내지 -180°)은 데이타 워드의 모든 비트의 반전을 요구함.
입력(C및 C) 데이타 워드는 ±90°회전을 수행하기 위해 부호가 변경되고, 부호가 변경된 I 또는 Q 데이타는 싸이클 N=8 클럭 펄스의 제 1 클럭 펄스(즉, 클럭 펄스수 C=1)에 응답하여 초기-클리어된 관련 누산기 수단(22) 내에 각각 개별적으로 적재된다. 이 제 1-패스 누산 데이타는 노드(11I 및 11Q) 및 관련 합산기 수단의 입력(26-1b 및 26-2b)에서 각각 나타난다.
부호 선택 수단(14-1 또는 14-2)로 표시된 제 1 단은 항(α)의 ±90°회전을 나타낸다. 실수 축과 허수 축 채널 내에서 누산기(22)로 개시되는 제 2 단은 (N-1)회 연산을 위해 반복적으로 이동되므로, N-1개의 CLK 펄스만을 요구한다. 연속 클럭 사이클, 즉 C=2,3, ... 8에 따라, 각 누산기의 내용은 다른 누산기의 내용과 합산된 다음, 반대 채널의 부호 선택 수단(14-3 및 14-4) 및 쉬프터 수단(24-1 또는 24-2)에서 부호 변경 및 절두(truncate)된다. 그러므로, N 단 회전은 제 1 클럭 싸이클로부터의 제 1(90°) 펄스를 요구한 다음, 0.9°의 정확도를 수행하기 위해 (N-1)개의 추가 클럭 싸이클을 요구한다. 이와 유사하게, N=7 단 회전은 1.8°의 회전 정확도를 수행하기 위해 제 1 펄스 및 6개의 추가 클럭 싸이클을 요구하고, N=6 단 회전은 3.6°의 정확도로 회전하기 위해 초기 펄스 및 제 1 클럭 싸이클을 필요로 하며, 5-단 절차는 7.1°의 정확도로 회전하기 위해 초기 펄스 플러스 4대 클럭 싸이클을 요구한다. 5MHz의 입력 데이타 속도를 사용하면, 관련된 최소 클럭 주파수(F)는 식 F=(N-1)·D로 주어지는데, 여기서 D는 입력 데이타 속도이다. 이러한 주파수 및 데이타 속도는 오늘날 상용되는 대부분의 형태의 반도체 집적 회로 실행과 상응한다.
가산기 및 누산기는 회전을 45°에서 0°까지 조절하기에 충분한 비트 밀도를 가져야 하고, 각각의 단 회전에 대한 스케일 팩터를 고려해야 하므로, 스케일 팩터는 점근적으로 1.65값에 접근한다. 가산기 및 누산기가 입력 데이타의 비트 밀도 보다 높은 2 비트이도록 설계된 경우에, 2가지 계수를 조절하기에 충분한 여유가 있게 된다. 그러므로, 입력 신호들이 7 비트 데이타 워드(예를 들어, P=7)인 경우, (P+2)=9 비트폭 가산기, 누산기 및 쉬프터가 사용된다.
0.9mm × 1.2mm의 면적을 갖고 있는 CMOS 실리콘 회로로서 집적화된 복소수 승산기(10)은 예를 들어 다음과 같은 방정식을 갖는 M-탭 기저대 상관 검출기용으로 사용될 수 있다.
Figure kpo00015
여기서,
Figure kpo00016
는 검출기의 복소수 출력 데이타이고,
Figure kpo00017
는 복소수 기준 데이타 입력이며,
Figure kpo00018
는 복소수 검출기 데이타 입력이다. 이와 유사하게, 상기 방정식을 M-점 이산 푸리에 변환을 하면 다음과 같다.
Figure kpo00019
여기서,
Figure kpo00020
는 복소수 열 (
Figure kpo00021
)의 복소수 이산 푸리에 변환이고,
Figure kpo00022
은 M차단위 복소수근이다. 그러므로, 상관 변환과 이산 푸리에 변환시의 기본 처리 단계는 복소수 승산 누산 단계이다. 상관예의 경우에, 복소수 승산된 출력은 다음과 같은 형태로 된다.
Figure kpo00023
여기서, 첨자(R)은 실수 성분을 나타내고, 첨자(I)는 허수 성분을 나타낸다.
Figure kpo00024
이 복소수 승산을 다시쓰면 다음과 같다.
Figure kpo00025
Figure kpo00026
기준(B) 량의 계수가 실수 및 허수부 데이타로서가 아니라 크기(│B│) 및 위상(ψ) 데이타로서 적재되는 경우에, 제 1 도의 회로는 승산 누산 셀용의 복소수 승산기로서 사용될 수 있다. 그러므로, 각 승산 누산 셀에 대한 CORDIC은 동일 수의 단을 포함할 때, 스케일 팩터[K(θ)]는 모든 셀에 대해 동일하고, 스케일 팩터는 각각의 크기 계수를 변경하거나 상관기의 최종 출력을 스케일 함으로써 명백하게 고려될 수 있다. 제 1 도의 구조물은 종래의 복소수 승산 셀보다 더욱 효과적인데, 그 이유는 CORDIC 처리기(10)의 사용에 의해 2개의 승산기 및 2개의 가산기가 제거될 수 있기 때문이다. 복소수 상관 예의 경우, 제 1 도의 회로는 이산 푸리에 변환(DFT)의 효율적인 계산으로 더욱 간단화될 수 있는데, 이때 DFT 알고리즘에서 복소수 승산은 단위 크기, 즉 │WM│=1을 갖는다. 그러므로, 2개의 승산기(12)가 제거될 수 있어서, 회로가 매우 간략화 될 수 있다.
계산도 빠르게 하기 위해, 재귀 제 2 CORDIC 승산기부, 또는 위상 회전기 수단(11)은 순차 또는 파이프라인 구조로 대체될 수 있다. 기존의 한가지 양호한 파이프라인 CORDIC 승산기(11')가 제 2 도에 도시되어 있다. P-비트 실수 축 I 데이타 워드는 입력(11'a)에 제공되고, P-비트 허수 축 Q 데이타 워드는 입력(11'b)에 제공된다. I 또는 Q 데이타 워드는 둘다 ±90°회전을 수행하는 제 1 부 내의 부호 선택 수단(14-1 또는 14-2) 중 관련된 수단에 의해 각각 동작된다. 제 2 부 내에서, 다수(N-1)의 동일한 단(30)이 사용되는데, 이 도시된 N=5 실시예 내에서는 4개의 단(30a-30b)가 사용된다. 각 단(30)은 동일한 실수 축 및 허수 축 부분(30-1 및 30-2)를 각각 갖는다. 각 부분내에서, 입력(31a 또는 31b)에서의 데이타 워드는 쉬프터 수단(32a 또는 32b)의 입력과 가산기 수단(34a 또는 34b)의 입력에 결합된다. 비트 쉬프트 수단(32)의 출력은 인버터(-1) 수단(37) 및 멀티플렉서(MUX) 수단(38)로 각각 구성된 부호 선택기 수단(36a 또는 36b)의 입력에 결합된다. 입력(40a, 40b, …, 40a',40b')들 중 관련된 입력에서의 부호-선택 제어 신호는 부호 제어 수단(41)의 관련된 출력(41b-41i)에 제공된다. 부호-제어 수단은 신호 제어 입력(11'c)에서의 S 비트 폭 부호 제어 데이타 워드를 수신한다. 이 데이타 워드는 MUX 수단 출력(42a, 42b, …, 40a'또는 40b')에서의 각 신호의 2진 상태를 결정한다. 출력(42a 또는 42b)는 동일단의 반대 채널부에 대한 합산기 수단(34)의 관련된 제 2 입력(44b 또는 44a)에 교차-접속되는데, 예를 들어 제 1 단(30a)의 실수 축 부분 가산기 수단에 대한 제 2 입력(44a)는 허수 축 채널 출력(42b)에 교차 접속되고, 허수 축 채널 가산기 수단 제 2 입력(44b)는 실수 축 채널 출력(42a)에 접속된다. 각 k차 단(30k)내의 쉬프터 수단(32k)[여기서 1≤k≤(N-1)]는 이전 (k-1)차 단[30(k-1)]내의 쉬프터 수단보다 1개가 더 많은 쉬프트 비트를 포함하는데, k차 단(30k)는 (K-1) 비트 쉬프트 수단(32k)를 사용한다. 그러므로, 0비트만큼의 제 1 단에서의 쉬프터 수단(32a 및 32b)는 1 제산 함수의 경우엔 관통-접속으로 효과적으로 대체될 수 있다. 즉, 이것은 사용되지 않는다. 제 2 단(30b)에서의 비트 쉬프트(23a' 및 32b')는 1개의 추가 비트로 제산되므로, a=1이고, 2 제산 함수가 나타난다. 이와 유사하게, 제 3 단(30c)에서, 쉬프트는 4 제산 함수의 경우에 b=2 비트만큼 쉬프트되고, 제 4 단(30d) 쉬프터 수단(32a')는 8 제산 함수의 경우에 c=3 비트만큼 쉬프트된다. 이 파이프라인식 CORDIC 구조는 제 1 단 펄스만을 요구하고, N개의 전체단을 통하는 논리 지연에 의해 설정된 속도를 갖는데, 이것은 재귀 CORDIC 실시예로부터의 결과보다 더욱 신속하게 계산한다.
제 3 도를 참조하면, 재귀 또는 파이프라인 CORDIC 회전기(11 또는 11'), 또는 이 모두는 2개의 복소수의 적을 발생시키기 위해 승산기 서브 시스템(10')의 다른 실시예 내에서 사용될 수 있다. 제 1 복소수(
Figure kpo00027
)가 │V1│,ψ1=│A1│eiψ1(제 3a 도)로서 표현되고, 제 2 복소수 (
Figure kpo00028
)가 │V2│, ψ2=│A2│eiψ2(제 3b 도)로서 표현된 경우, (I1+iQ1)·(I2+iQ2)의 적 (
Figure kpo00029
)는
Figure kpo00030
=│A1││A2│ei(ψ1+ψ2)이다. 벡터
Figure kpo00031
으로서의 제 1 복소수는 이것의 허수부를 제거하여, 나머지 실수부 만을 갖도록 즉 I1'=│V1│=│A1│ 및 Q1'=0이 되도록 위상각(ψ1)으로 회전될 수 있다. 이렇게 할 때, 위상각(ψ1)은 제 2 복소수 벡터(
Figure kpo00032
)에 제공될 회전 부호를 결정하도록 분석되므로, 최종 회전된 제 2 벡터 (
Figure kpo00033
)는 │A2│ei(ψ1+ψ2)와 동일하고, 최종 복소수 적(
Figure kpo00034
)를 제공하기 위해 I1'양으로서 유용한 │A1│로 스칼라 승산 되어야 한다. 이 완전한 복소수 승산기(10')는 각각의 실수 또는 동상(in-phase) 부분(I1또는 I2) 및 각각의 허수 또는 직교(quadrature-phase) 부분(Q1또는 Q2)를 나타내는 입력 데이타로서 제 1 복소수 (
Figure kpo00035
)과 제 2 복소수 (
Figure kpo00036
)를 수신한다. 그러므로, 동상 부분 데이타 워드(I1)로서의 제 1 복소수 (
Figure kpo00037
)는 제 1 입력(10'a)에서 나타나고, 직교 부분 데이타 워드(Q1)은 다른 입력(10'b)에서 나타난다. 제 2 복소수 (
Figure kpo00038
)는 입력(10'c)에서 나타나는 실수부 데이타 워드(I2) 및 입력(10'd)에서 나타나는 허수부 데이타 워드(Q2)를 갖는다. 제 1 복소수의 실수(I1) 및 허수(Q1)부 데이타 워드들은 제 1 CORDIC 회전기 수단(11-1)에 입력되고, 제 2 복소수의 실수(I2) 및 허수(Q2)부 데이타 워드는 제 2 CORDIC 회전기 수단(11-2)에 입력된다. 2개의 회전기의 회전각은 회전 제어 입력(11-1c 또는 11-2c) [이 입력은 제 1 도 및 제 2 도의 회전기 내의 부호-제어 입력(11c)에 대응한다]에서의 신호에 의해 최소한 부분적으로 제어된다. 노드(11-1Q)[이 노드는 제 1 도내의 노드(11Q) 및 제 2 도내의 노드(11Q-1)에 대응한다]에서의 신호는 부호 제어 수단(50)의 입력(50a)에 인가되고, 노드(11-1Q) 데이타를, 제 1 회전기 수단(11-1)내의 0 잉여 위상각을 나타내는 고정된 데이타 패턴과 노드(11-1Q)를 비교함으로써 각각의 출력(50b 및 50c)[접속된 회전-제어 입력 (11-1c 및 11-2c)]에서의 2진수 신호의 상태를 결정한다. 즉, 제 1 회전기 수단내의 위상각(ψ1)은 0°잉여 위상각으로 감소되고, 제 2 회전기 수단내의 전체 위상각(ψT)는 동일각 회전만큼 증가되므로, ψ1
Figure kpo00039
0°일때, ψT
Figure kpo00040
(ψ1+ψ2)는 소망의 적(
Figure kpo00041
)의 위상각이다. 수(
Figure kpo00042
)이 직교 성분을 갖고 있다는 것, 즉 각 ψ1이 0°가 아니라는 것을 노드(1-1Q)에서의 데이타가 나타낼 때 회전이 개시된다. 입력(50a)에서의 데이타에 응답하여, 입력(11-1c 및 11-2c)에서의 신호들의 논리 상태는 2개의 회전기로 하여금 입력된 데이타 워드 입력의 위상으로부터 다음 (n)에 대해 다음 증가 각 θ'=tan-1(1/2n)을 가감시키도록 결정된다. 그러므로, 2개의 회전기의 회전 부호는 연속 근사치를 0°에 근접시키는 제 1 회전기 수단(11-1)내의 Q1나머지의 부호에 의해 결정된다. 실제로, 제 1 회전기(11-1)은 연속 CORDIC 회전에 의해, 제 1 복소수 데이타 워드(
Figure kpo00043
)을 제 1 복소수의 크기를 나타내는 실수(A1)로 변환시킨다. CORDIC 회전이 규정된 수의 단을 완료하면, 출력(50b 및 50c)의 변화가 중지되고, 위상 회전 완전 READY 신호가 출력(50d)에 제공되기 때문에, 승산기 출력(10'r)에 제공된다. 제 2 회전기 수단(I2') 출력(11-2d) 출력(11-2d)에서의 동상 데이타 워드 및 Q2' 출력(11-2e)에서의 직교 데이타 워드는 각각 다음과 같이 표현된다.
I2'= Re│V2'│= Re(│A2│ei(ψ1+ψ2)) = │A2│cos(ψT) (11a)
Q2'= Im│V2'│ = Im(│A2│ei(ψ1+ψ2)) = │A2│sin(ψT) (11b)
제 1 회전자(I) 출력(11-1d)로부터의 │A1│데이타 워드는 노드(10'e)를 통해 제 1 및 제 2 스칼라 승산기 수단(52 및 54)의 입력(52a 및 54a)에서 나타난다. I2'데이타 워드는 제 1 승산기 수단(52)의 제 2 입력(52b)에 결합되고, Q2'데이타 워드는 제 2 승산기 수단(54)의 제 2 입력에 결합된다. 제 1 승산기(52c)에서의 I데이타 워드는 복소수 CORDIC 승산기 출력(10'f)에서 나타나고, Re(
Figure kpo00044
) = │A1││A2│cos(ψT)에 대한 데이타이지만, 제 2 승산기 출력(54c)에서의 Q데이타 워드는 복소수 CORDIC 승산기 출력(50'g)에서 나타나고, Im(
Figure kpo00045
) = │A1││A2│sin(ψT)에 대한 데이타이다.
제 4 도를 참조하면, 제 3 도의 회전기(11-1 및 11-2), 및 부호 제어 수단(50)은 고속-계산 파이프라인식 승산기 서브어셈블리(11')에 의해 실현될 수 있다. 제 1 N-단 순차 CORDIC 승산기(60a)는 [인버터(62) 및 MUX 수단(64)로 구성된] 부호 선택수단(61-1a)에서의 입력 (11'a)로부터 실수 축(I1) 데이타, 및 다른 부호-선택 수단(61-1b)에서의 입력(11b)로부터 허수 축(Q1) 데이타를 수신하는 제 1 단(60-1a)를 갖고 있는데, (이 제 1 단에 대한) 부호 선택 비트는 Q1입력 데이타로부터 취해진다. 이때, 제 1 승산기(60a)는 부호 선택 (1-1) 수단(61-2a 내지 61-3a 또는 61-2b 내지 61-3b) 및 2 수단 (66-1 내지 66-(n-1)]을 각각 갖는 I 및 Q 부에 대한 각각의 동일 보조부(subsection)를 갖고 있는 다수(N-1)의 실질적으로 동일 단(60-2a 내지 60-na)를 갖고 있는데, 여기서1≤I≤N이고, I는 가산기 수단 [68-1 내지 68-(n-1)]의 단 수이다. 제 2 N-단 순차 CORDIC 승산기 (60b)는 제 1 단 (60-1b)와 동일한 배열을 갖고 (N-1)은 동일 단(60-2b 내지 60-nb)의 수이다. [각각의 제 1 승산기(60a) 단의 MUX 부호 선택 제어 입력(65-1 내지 65-n)에서의] 부호 비트는 다수(N)의 논리 인버터(70-1 내지 70-n) 중 관련된 인버터에 의해 반전되므로, 제 1 CORDIC 승산기(60a)의 소정단의 Q 출력의 부호 비트는 승산기(60a 와 60b)의 다음단의 회전 부호를 결정한다. 그러므로, 부호 비트는 제 1 승산기(60a)가 제 1 입력 데이타(I1및 Q1)을 출력(I'및 Q')에서의 (ψ1+ψ2)와 동일한 위상(ψT)로 회전시키고, 제 2 승산기(60b)가 제 2 입력 데이타를 0 위상으로 회전시키도록 2개의 파이프라인 CORDIC 구조물(60a와 60b) 사이에서 반전되어, 실수 출력(11'e)에서의 │A1│ 크기 [및, Q 출력이 2중 회전기 에러의 측정값인 잉여 출력(11'r)에서의 0-크기 나머지]를 제공하게 된다. I'및 Q'데이타에는 승산이 요구되는 경우에 제 3 도의 실시예에서와 같이 수단(52 및 54)에 의해 │A1│데이타가 스칼라 승산될 수 있다.
각각의 복소수 승산기 구조물들은 종래의 복소수 승산기보다 많은 다수의 장점을 갖고 있다. 첫째, 가장 중요한 장점은 위상 및 진폭 정확도가 분리될 수 있다는 것, 즉 진폭 절두가 최종 응답의 위상 정확도에 영향을 미치지 않는다는 것이다.
둘째, [한 쌍의 CORDIC 유니트 (11-1 및 11-2) 또는 단일 유니트(11')를 갖고 있는] 복소수 승산기 실시예(10')는 소정의 응용에 유용한 중간 단 결과를 제공한다. 예를 들어, 이 구조물로의 한 입력이 단순히 다른 입력의 복소수 쌍인 경우, 이 장치들은 출력(10'e 또는 10e)에서의 입력 신호의 진폭 및 출력(10'f 또는 10f)에서의 입력 신호의 신호 전력을 동시에 제공한다. 따라서, 이 실시예는 진폭과 전력 동시 검출기로서 사용될 수 있다. 제 3 도 및 제 4 도의 구조물은 여러가지 다른 승산기 구조보다 더욱 융통성 있는 복소수 승산 방법을 제공한다.
지금까지, 새로운 복소수 CORDIC 승산기 및 CORDIC 회전기의 양호한 변형물에 대해 기술하였지만, 본 분야에 숙련된 기술자들은 본 발명을 여러가지 형태로 변형 및 변경시킬 수 있다. 그러므로, 본 발명은 본 명세서에 기술된 양호한 실시예의 설명에 의해서가 아니라 첨부된 특허 청구 범위 내에서만 제한된다.

Claims (20)

  1. 재귀 CORDIC 회전기에 있어서, 제 1 복소수
    Figure kpo00046
    의 실수부 CR및 허수부 CI각각을 나타내는 디지탈 데이타 워드를 수신하기 위한 수단, 다지탈 데이타 워드(I 및 Q) 중 관련된 하나의 데이타 워드를 형성하기 위해 +90°와 -90° 중에서 선택된 각의 제 1 각 증분(α1)만큼 제 1 복소수의 실수부 CR및 허수부 CI를 각각 회전시키기 위한 수단을 포함하는 제 1 부(protion), 2≤i≤N 인 경우에, 양(+)의 증가 및 음(-)의 증가 각(α1)중 각각의 선택된 각을 통해 상기 제 1 부로부터 수신된 I 및 Q 디지탈 데이타 워드 각각을 재귀적으로(recursively)회전 변형시키기 위한 수단을 포함하는 재귀부, -여기서, N은 2보다 큰 양(+)의 정수이고, 각각의 증가 각(αi)는 α1미만이고, 다음 증가 각(αi+1)보다는 큼-, 진폭/회전각 형태로 수식화된 제 2 복소수
    Figure kpo00047
    의 각 회전 ψ부를 나타내는 디지탈 데이타 워드를 수신하고, 제 2 복소수 회전각(ψ)을 연속적으로 근사화하기 위해 상기 제 1 부 내의 각(α1) 및 재귀 부내의 모든 증가 각(α1)의 부호를 제어하는 수단, 및 모든 N 각을 통한 회전 변형 후, 실질적으로 (BRCI- BICR) -여기서, BR및 BI는 각각 상기 제 2 복소수
    Figure kpo00048
    의 실수부 및 허수부임- 와 동일한 회전된 허수부 출력 디지탈 데이타 워드(AI) 및 실질적으로 (BRCR+ BICI)와 동일한 회전된 실수부 출력 디지탈 데이타 워드(AR)로서 제 1 부 및 제 2 불속 제공하는 수단을 포함하는 것을 특징으로 하는 재귀 CORDIC 회전기.
  2. 제 1 항에 있어서, 상기 제 1 증분(α1)회전 수단은 상기 부호 제어 수단으로부터의 제 1 및 제 2 부호 제어 신호 각각에 응답하여 상기 제 1 복소수 실수부 및 허수부 각각에 대해 동일 부호 및 반전 부호 중 한 부호를 선택하기 위한 수단을 포함하는 것을 특징으로 하는 재귀 CORDIC 회전기.
  3. 제 2 항에 있어서, 각각의 증가 각이 αi= tan-1(2-n)(이때, n=i-2)인 것을 특징으로 하는 재귀 CORDIC 회전기.
  4. 제 3 항에 있어서, i가 8 미만인 것을 특징으로 하는 재귀 CORDIC 회전기.
  5. 제 3 항에 있어서, 재귀부 회전 수단이, 상기 제 1 부로부터 상기 I 디지탈 데이타 워드 및 (N-1) 제 1 순차 쉬프트된 디지탈 데이타 워드들(first sequentially-shifted digital data words) 중 각각의 순차워드를 누산하기 위한 제 1 수단, 상기 제 1 부로부터의 상기 Q 디지탈 데이타 워드 및 (N-1) 제 2 순차 쉬프트된 디지탈 데이타 워드들 중 각각의 순차 워드를 누산하기 위한 제 2 수단, 상기 부호 제어 수단으로부터의 제 1 부호 선택 수단의 부호 제어 신호에 응답하여, 상기 제 1 누산기 수단에 의해 제공된 상기 디지탈 데이타 워드의 부호를 선택적으로 반전시키기 위한 제 1 부호 선택 수단, 상기 부호 제어 수단으로부터의 제 2 부호 선택 수단의 부호 제어 신호에 응답하여, 상기 제 2 누산기 수단에 의해 제공된 상기 디지탈 데이타 워드의 부호를 선택적으로 반전시키기 위한 제 2 부호로 선택 수단, 상기 부호 제어 수단으로부터 제 1 쉬프팅 수단의 제어 신호의 각각의 발생에 대해 선정된 방향으로 1비트만큼 상기 제 1 부호 선택 수단으로부터 상기 디지탈 데이타 워드의 비트를 쉬프트시키기 위한 제 1 수단, 상기 부호 제어 수단으로부터 제 2 쉬프팅 수단의 제어 신호의 각각의 발생에 대해 선정된 방향으로 1 비트만큼 상기 제 2 부호 선택 수단으로부터 상기 디지탈 데이타 워드의 비트를 쉬프트시키기 위한 제 2 수단, 상기 (N-1) 제 1 순차 쉬프트된 디지탈 데이타 워드들 중 각각의 순차 워드를 AI출력 디지탈 데이타 워드로서 상기 제 1 누산기 수단에 제공하기 위해 상기 제 2 쉬프팅 수단과 상기 제 1 누산기 수단으로부터의 상기 디지탈 데이타 워드들을 가산하기 위한 제 1 가산기 수단, 및 상기 (N-1) 제 2 순차 쉬프트된 디지탈 데이타 워드들 중 각각의 순차 워드를 AR출력 디지탈 데이타 워드로서 상기 제 2 누산기 수단에 제공하기 위해 상기 제 1 쉬프팅 수단과 상기 제 2 누산기 수단으로부터의 상기 디지탈 데이타 워드들을 가산하기 위한 제 2 가산기 수단을 포함하고; 상기 부호 제어 수단은 상기 제 1 및 제 2 부호 제어 수단 및 제 1 및 제 2 쉬프팅 수단의 부호 제어 신호들이 상기 수신된 회전각(ψ) 데이타에 응답하여 (N-1) 재귀마다 모두 제공되는 것을 특징으로 하는 재귀 CORDIC 회전기.
  6. 순차식 CORDIC 회전기에 있어서, 제 1 복소수의 실수부 및 허수부 각각을 나타내는 디지탈 데이타 워드를 수신하기 위한 수단, +90°및 -90°중에서 선택된 각의 제 1 각 증분(α1)만큼 제 1 및 제 2 복소수의 각각의 실수부 및 허수부를 각각 회전시키기 위한 단 수단(stage means)을 포함하는 제 1 부, 각각의 i차 단 수단의 증가 각(αi)가 각(α1) 미만이고 다음 단 증가 각(αi+1)보다는 크며, 상기 제 2 부의 제 1 단 수단에 대한 입력 디지탈 데이타 워드쌍은 상기 제 1 부로부터 수신되며, 상기 제 2 부의 소정의 다른 단 수단의 입력 디지탈 데이타 워드가 바로 이전 단 수단으로부터 수신되며, 양(+)의 증가 및 음(-)의 증가 각(αi) -여기서, 2≤i≤N임- 중에서 선택된 하나의 각을 통해 한 쌍의 입력 실수부 및 허수부 디지탈 데이타 워드를 각각 회전 변형시키기 위한 다수 (N-1)의 단 수단 -여기서, N은 2보다 큰 양(+)의 정수임- 을 포함하는 제 2 부, 진폭/회전각 형태로 수식화된 제 2 복소수의 각 회전 ψ부를 나타내는 디지탈 데이타 워드를 수신하고, 제 2 복소수 회전각(ψ)를 근사화하기 위해 상기 제 1 부내의 각(α1) 및 다수의 단 수단 내의 모든 증가 각(αi)의 부호를 제어하기 위한 수단, 및 모든 N각을 통한 회전 변형 후, 회전된 허수부 출력 디지탈 데이타 워드 및 회전된 실수부 출력 디지탈 데이타 워드로서 각각 상기 제 1 부 및 제 2 부를 제공하기 위한 수단을 포함하는 것을 특징으로 하는 순차식 CORDIC 회전기.
  7. 제 6 항에 있어서, 제 1 증분(α1) 회전 수단은 상기 부호 제어 수단으로부터의 제 1 증가 부호 제어 신호에 응답하여, 상기 제 1 및 제 2 복소수의 실수부 및 허수부 중에서 선택된 부분에 대해 동일 부호 및 반전 부호 중 한 부호를 선택하기 위한 수단을 포함하는 것을 특징으로 하는 순차식 CORDIC 회전기.
  8. 제 7 항에 있어서, 각각의 증가 각이 αi= tan-1(2-n)(이때, n=i-2)인 것을 특징으로 하는 순차식 CORDIC 회전기.
  9. 제 8 항에 있어서, i가 8 미만인 것을 특징으로 하는 순차식 CORDIC 회전기.
  10. 제 8 항에 있어서, 각각의 단 수단은 단 수단에 입력된 실수부 디지탈 데이타 워드와 허수부 디지탈 데이타 워드를 수신하기 위한 수단, 선정된 방향으로 n 비트만큼 실수부 입력 디지탈 데이타 워드 수단의 비트를 쉬프트시키기 위한 제 1 수단, 선정된 방향으로 n 비트만큼 허수부 입력 디지탈 데이타 워드를 쉬프트시키기 위한 제 2 수단, 상기 부호 제어 수단으로부터의 제 1 부호 선택 수단의 제어 신호에 응답하여, 상기 제 1 쉬프팅 수단으로부터의 상기 쉬프트된 디지탈 데이타 워드의 부호를 선택적으로 반전시키기 위한 제 1 부호 선택 수단, 상기 부호 제어 수단으로부터의 제 2 부호 선택 수단의 제어 신호에 응답하여, 상기 제 2 쉬프팅 수단으로부터의 상기 쉬프트된 디지탈 데이타 워드의 부호를 선택적으로 반전시키기 위한 제 2 부호 선택 수단, 상기 단 수단으로부터 실수부 출력 디지탈 데이타 워드를 제공하기 위해 상기 제 2 부호 선택 수단으로부터의 상기 디지탈 데이타 워드와 실수부 입력 디지탈 데이타 워드를 가산하기 위한 제 1 가산기 수단, 및 단 수단으로부터의 허수부 출력 디지탈 데이타 워드를 제공하기 위해 상기 제 1 부호 선택 수단으로부터의 상기 디지탈 데이타 워드와 허수부 입력 디지탈 데이타 워드를 가산하기 위한 제 2 가산기 수단을 포함하고, 상기 부호 제어 수단은 상기 수신된 회전각(ψ) 데이타에 응답하여, 모든(N-1) 단 수단에 대한 모든 제 1 및 제 2 부호 제어 수단의 제어 신호가 제공되는 추가 출력을 갖고 있는 것을 특징으로 하는 순차식 CORDIC 회전기.
  11. 실수부 디지탈 데이타 워드(CR) 및 허수부 디지탈 데이타 워드(CI)로 나타낸 제 1 복소수 (
    Figure kpo00049
    )와 크기 │B│디지탈 데이타 워드 및 위상각(ψ) 디지탈 데이타 워드로서 나타낸 제 2 복소수 (
    Figure kpo00050
    )의 적(product)인 출력 디지탈 데이타를 제공하기 위한 장치에 있어서, 최소한 상기 제 1 복소수의 실수부 디지탈 데이타 워드(CR) 및 허수부 디지탈 데이타 워드(CI)를 수신하여, 입력 실수부 디지탈 데이타 워드(I) 및 입력 허수부 디지탈 데이타 워드(Q)를 제공하는 입력 수단, 출력 디지탈 데이타 워드(Q') 및 출력 디지탈 데이타 워드(I')를 각각 얻기 위해 상기 위상각(ψ) 디지탈 데이타 워드에 응답하여 입력 실수부 디지탈 데이타 워드(I) 및 입력 허수부 디지탈 데이타 워드(Q)를 각각 회전 변형시키기 위한 CORDIC 수단, 및 각각의 출력 (Q' 및 I')디지탈 데이타 워드를 수신하여,
    Figure kpo00051
    및
    Figure kpo00052
    의 적에 비례하는 출력 복소수
    Figure kpo00053
    에 디지탈 데이타 워드의 허수부(AI) 및 실수부(AR)를 각각 제공하는 출력 수단을 포함하는 것을 특징으로 하는 장치.
  12. 제 11 항에 있어서, 상기 CORDIC 수단은 재귀 CORDIC 회전기인 것을 특징으로 하는 장치.
  13. 제 12 항에 있어서, 출력 수단은 제 2 복소수의 크기 │B│디지탈 데이타 워드를 수신하는 수단, 및 상기 각각의 실수부(AR) 및 허수부(AI) 디지탈 데이타 워드를 얻기 위해 상기 크기 │B│디지탈 데이타 워드를 상기 실수부 디지탈 데이타 워드(I') 및 상기 허수부 디지탈 데이타 워드(Q') 각각에 스칼라 승산(scalar multiplying)하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  14. 제 11 항에 있어서, 상기 CORDIC 수단은 순차 CORDIC 회전기인 것을 특징으로 하는 장치.
  15. 제 14 항에 있어서, 출력 수단은 제 2 복소수의 크기 │B│ 디지탈 데이타 워드를 수신하는 수단, 및 상기 각각의 실수부(AR) 및 허수부(AI) 디지탈 데이타 워드를 얻기 위해 크기 │B│디지탈 데이타 워드를 상기 실수부 디지탈 데이타 워드를 각각 실수부 디지탈 데이타 워드(I') 및 허수부 디지탈 데이타 워드(Q') 각각에 스칼라 승산하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  16. 실수부 디지탈 데이타 워드(I1) 및 허수부 디지탈 데이타 워드(Q1)로 나타낸 제 1 복소수, 및 실수부 디지탈 데이타 워드(I2) 및 허수부 디지탈 데이타 워드(Q2)로 나타낸 제 2 복소수의 적인 출력 디지탈 데이타를 제공하기 위한 장치에 있어서, 출력 디지탈 데이타 워드(Q') 및 출력 디지탈 데이타 워드(I')를 각각 얻기 위해 N 기간 중 각 i차 기간 내에 다른 디지탈 데이타 비트의 상태에 응답하여 입력 실수부 디지탈 데이타 워드(I) 및 입력 허수부 디지탈 데이타 워드(Q) 각각을 각(αi)만큼- 여기서, i는 양의 정수이며, α1이 ±90°중에서 선택된 각이고, 2≤i≤N이며 N이 2보다 큰 경우에, αi는 tan-1(2-n)(이 때, n=i-2)임- 회전 변형시키기 위한 제 1 및 제 2 CORDIC 수단, 상기 제 1 CORDIC 수단은 각각의 실수부 및 허수부 데이타 워드로서 각각의 데이타 워드(I1및 Q1)을 수신하여, 최소한 하나의 출력 데이타 워드(Io) 및 유효 출력각이 실질적으로 0일 때 부호 상태를 변경시키는 신호를 제공하며, 상기 제 2 CORDIC 수단은 각각의 실수부 및 허수부 데이타 워드로서 각각의 데이타 워드(I2및 Q2)를 수신하고, 각각의 실수부 및 허수부 출력 데이타 워드(I 및 Q)를 제공하며, 상기 2개의 CORDIC 수단이 부호-단 신호가 부호를 변화시킬 때까지 상기 출력 디지탈 데이타 워드를 회전 변형시키도록 선택된 데이타 상태를 다른 디지탈 데이타 비트에 각각의 i차 기간 내에 제공하기 위한 수단, 및 각각의 출력(I 및 Q) 디지탈 데이타 워드를 수신하여, 상기 출력 디지탈 데이타의 허수부(I') 및 상기 출력 디지탈 데이타 워드의 실수부(Q')를 각각 제공하는 출력 수단을 포함하는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서, 상기 각각의 CORDIC 수단은 재귀 CORDIC 회전기인 것을 특징으로 하는 장치.
  18. 17 항에 있어서, 상기 출력 수단은 상기 제 1 CORDIC 수단의 출력 데이타 워드(Io)를 수신하는 수단, 및 각각의 실수부(I') 및 허수부(Q') 디지탈 데이타 워드를 얻기 위해 Io 데이타 워드를 상기 실수부 출력(I) 데이타 워드 및 상기 허수부 출력(Q) 디지탈 데이타 워드 각각에 스칼라 승산하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  19. 실수부 디지탈 데이타 워드(I1) 및 허수부 디지탈 데이타 워드(Q1)로 나타낸 제 1 복소수와 실수부 디지탈 데이타 워드(I2) 및 허수부 디지탈 데이타 워드(Q2)로 나타낸 제 2 복소수의 적인 출력 디지탈 데이타를 제공하기 위한 장치에 있어서, 각각의 각의 부호가 관련된 부호 비트 - 제 1 수단의 각각의 상기 부호 비트는 출력 디지탈 데이타 워드(Q') 및 출력 디지탈 데이타 워드(I')를 각각 얻기 위해 이 각에 대한 계산단에 대해 데이타 입력 쌍 중 하나에 제공되는 데이타 비트임- 의 논리 상태에 응답하고, 입력 실수부 디지탈 데이타 워드(I) 및 입력 허수부 디지탈 데이타 워드(Q)를 각 αi만큼 - 여기서, i는 양의 정수이며, αi은 ±90°중에서 선택된 각이고, 2≤i≤N이고 N이 2보다 큰 경우에 αi는 tan-1(2-n)(이때, n=i-2)임- 회전변형시키기 위한 제 1 및 제 2 CORDIC 수단, 입력 비트의 논리 상태를 반전시키기 위한 다수(N)의 수단 - 각각의 i차 반전 수단이 상기 관련된 i차 각에 대한 제 1 수단의 상태로부터의 부호 비트를 수신하고, 제 2 수단의 유사한 번호가 붙여진 i차 단에 다른 부호 비트를 제공함- 상기 출력 디지탈 데이타의 허수부(Q) 및 상기 출력 디지탈 데이타 워드의 실수부(I)를 각각 제공하기 위해 각각의 출력(I' 및 Q') 디지탈 데이타 워드를 수신하는 출력 수단, 및 각각의 실수부 및 허수부 데이타 워드로서 각각의 데이타 워드(I2및 Q2)를 수신하고, 상기 제 2 복소수의 크기 │A2│인 최소한 하나의 출력 워드를 제공하는 제 2 수단을 포함하는 것을 특징으로 하는 장치.
  20. 제 19 항에 있어서, 상기 출력 수단은 상기 제 2 CORDIC 수단의 출력 데이타 워드 │A2│를 수신하는 수단, 및 각각의 실수부(I') 및 허수부(Q') 디지탈 데이타 워드를 얻기 위해 │A2│데이타 워드를 각각의 실수부 출력(I) 디지탈 데이타 워드 및 허수부 출력 (Q) 디지탈 데이타 워드에 스칼라 승산하기 위한 수단을 포함하는 것을 특징으로 하는 장치.
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