DE4442959C2 - Monolithisch integrierbare Schaltungsanordnung zur komplexen Multiplikation serieller Datenströme - Google Patents

Description

Die Erfindung betrifft eine monolithisch integrierbare Schal­ tungsanordnung zur komplexen Multiplikation serieller Datenströme mit den imaginären Zahlen +i oder -i. Die Multiplikation erfolgt mittels Multiplexer, Komplementer und Verzögerungselementen und ist mit Steuersignalen an den Multiplexern steuerbar.

Wie bei vielen anderen Signalverarbeitungsaufgaben mit mehreren Komponenten ist es auch bei der Verarbeitung von Signalen, zu de­ ren Darstellung komplexe Zahlen benötigt werden, sinnvoll, die verschiedenen Komponenten (Realteil und Imaginärteil) gemultiplext zu verarbeiten. Dies ist insbesondere dann der Fall, wenn exakt die gleichen Operationen auf die verschiedenen Komponenten ange­ wendet werden müssen. Benötigt werden derartige Operationen bei­ spielsweise für schnelle Fourier-Transformationsalgorithmen (FFT = Fast-Fourier-Transformation). Dadurch sind Anwendungen auf fast allen Gebieten der digitalen Signalverarbeitung gegeben.

Beispielsweise läßt sich die FFT auch für die Berechnung der Dis­ kreten-Cosinus-Transformation (DCT) einsetzen, wie sie für die Video-Codierung nach dem JPEG- und MPEG-Standard benötigt wird. Für die Arithmetik mit seriellen Datenströmen sind zwar bislang bitweise Operationen bekannt und in dem Buch "Serial-Data Computa­ tion" (S. G. Smith und P. B. Denyer, Boston, Dortrecht, Lancaster: Klauver Academic Publishers, 1988) beschrieben, nicht aber die einfache Kombination von Multiplikationen und Umformatierung. Die in der Veröffentlichung in den Fig. 3.8 und 6.3 ff beschriebe­ nen bitseriellen Komplementier- bzw. Subtrationsoperationen sind dabei nur für Berechnungen mit einfachen, reellen Zahlen geeignet.

Sind die beiden Komponenten von seriell angelieferten komplexen Zahlen mit dem imaginären Wert i zu multiplizieren (Phasendrehung um 90 Grad), so müssen beide Komponenten im Multiplexschema mit­ einander vertauscht werden. Darüberhinaus muß das Vorzeichen der ursprünglich imaginären Komponente umgekehrt werden. Werden diese beiden Schritte unabhängig voneinander durchgeführt, so wird neben der einfachen Vertauschungseinheit ein zeitlich gesteuerter Kom­ plementer benötigt. Entsprechendes gilt für die Multiplikation mit der imaginären Zahl -i. Darüberhinaus ist es häufig erforderlich, die Multiplikation für einzelne Zahlen abschalten zu können.

Die DE 26 27 405 A1 zeigt eine Schaltungsanordnung zur Berechnung der schnellen Fourier-Transformation, bei der Datenfolgen in einen Addierer eingelesen werden, in dem die Datenfolge zu dem vom Ausgang des Addieres abgegebenen und in einen rekursiven Pfad zu­ rückgeführten Signal addiert wird. Der rekursive Pfad wird durch einen Multiplizierer und je ein Verzögerungselement gebildet.

In der DE 39 17 059 A1 ist eine CORDIC-Anordnung zum Multipli­ zieren von komplexen Zahlen beschrieben, die einen relativ großen Implementierungsbedarf hat.

Aufgabe der Erfindung ist es, eine monolithisch integrierbare Schaltungsanordnung zur komplexen Multiplikation serieller Daten­ ströme mit den imaginären Zahlen +i oder -i anzugeben. Der Imple­ mentierungsbedarf sollte möglichst gering und die Steuerung der Schaltungsanordnung durch möglichst wenige Stuersignale abschalt­ bar sein.

Die Aufgabe wird in einer Ausführungsform gemäß Patentanspruch 1 zur Multiplikation mit der imaginären Zahl +i dadurch gelöst, daß zwei Multiplexer enthalten sind, ein Signaleingang an einen Ein­ gang des ersten Multiplexers und an ein Rechenwerk zur Komple­ mentbildung, das Rechenwerk zur Komplementbildung an einen Signal­ eingang des zweiten Multiplexers, der Ausgang des ersten Multi­ plexers an ein Verzögerungselement und das Verzögerungselement an die anderen beiden Eingänge der Multiplexer geschaltet ist.

Zur Multiplikation mit der imaginären Zahl -i ist in einer anderen Ausführungsform gemäß Patentanspruch 2 vorgesehen, daß zwei Multi­ plexer enthalten sind, ein Signaleingang an je einen Eingang des ersten und zweiten Multiplexers, der Ausgang des ersten Multiple­ xers an ein Verzögerungselement, das Verzögerungselement an den anderen Eingang des zweiten Multiplexers und an ein Rechenwerk zur Komplementbildung, und das Rechenwerk zur Komplementbildung an den anderen Signaleingang des ersten Multiplexers geschaltet ist.

Den erfindungsgemäßen monolithisch integrierbaren Schaltungsanordnungen liegt die Idee zugrun­ de, daß durch Integration eines Komplementers an geeigneter Stelle in der aus einem Verzögerungselement (Schieberegister) und multi­ plexern bestehenden Vertauschungseinheit zumindest bei der Multi­ plikation mit den imaginären Werten i oder -i die zusätzliche zeitliche Steuerung bei dem Komplementer ganz oder zumindest teil­ weise entfällt. Dies gilt insbesondere, wenn mit dem Einerkomple­ ment gearbeitet wird. Dadurch ergibt sich eine Struktur mit sehr kleinem Realisierungsaufwand und niedrigen Verzögerungszeiten.

Das für die bei der Multiplikation von gemultiplext vorliegenden komplexen Signalen mit den Werten i oder -i erforderliche Verzöge­ rungselement kann auch zur einfachen Verzögerung von Signalen ge­ nutzt werden, wenn keine Multiplikation durchgeführt werden soll. Dadurch ist es durch Modifikation der Ansteuersignale möglich, die Multiplikation auch abschaltbar zu machen. In diesen Fällen ergibt sich eine extrem einfache Struktur aus Multiplexern, Verzöge­ rungselementen und dem Komplementer.

Bei Bedarf ist es auch mit etwas mehr Multiplexer-Aufwand möglich, umschaltbare Einheiten für die Multiplikation mit +1, +i, und -1, -i aufzubauen. Die Schaltungsanordnung ist gemäß Patentanspruch 3 so aufgebaut, daß zwei Multiplexer enthalten sind, ein Signaleingang an je einen Eingang der Multiplexer und an ein Rechenwerk zur Komplementbildung, das Rechenwerk zur Komplementbildung an je einen zweiten Eingang der Multiplexer, der Ausgang des einen Multiplexers an ein Verzöge­ rungselement und das Verzögerungselement an je einen dritten Ein­ gang der Multiplexer geschaltet ist.

In einer alternativen Ausführungsform gemäß Patentanspruch 4 wird zur Multiplikation mit der imaginären Zahl i vorgeschlagen daß ein Multiplexer und zwei Verzögerungsschaltungen enthalten sind, ein Signaleingang an ein Rechenwerk zur Komplementbildung und an die erste Verzögerungsschaltung, das Rechenwerk zur Komplementbildung an einen ersten Eingang des Multiplexers, die erste Verzöge­ rungsschaltung an einen zweiten Eingang des Multiplexers und an die zweite Verzögerungsschaltung, und die zweite Verzögerungsschaltung an einen dritten Eingang des Multiplexers geschaltet ist.

Die Erfindung ist nachfolgend anhand der Figuren und an vier Aus­ führungsbeispielen erläutert. Es zeigen:

Fig. 1: Einrichtung zur abschaltbaren Multiplikation mit der imaginären Zahl i

Fig. 2: Einrichtung zur abschaltbaren Multiplikation mit der imaginären Zahl -i

Fig. 3: Einrichtung zur programmierbaren Multiplikation mit +1, +i, -1 und -i

Fig. 4: Kombination von Umformatierung und Komplementierung ohne Rückführung

Ausführungsbeispiele

Bei der Einrichtung nach Fig. 1 wird davon ausgegangen, daß am Eingang (1) die komplexen Werte W1, W2, usw. komponentenweise nacheinander im Format Re(W1), Im(W1), Re(W2), Im(W2), . . . angelegt werden. Während des erstes Taktschrittes (der wie alle Taktschritte ggf. auch mehrere Taktschritte umfassen kann), sind die Multiplexer (2 + 3) jeweils auf den unteren Eingang geschaltet. Das Eingangsdatum Re(W1) wird daher auf die Verzögerungseinheit (5) weitergeleitet und dort zunächst um einen Taktschritt verzögert. Im folgenden Taktschritt liegt das Datum Im(W1) an. Die Multiplexer (2 + 3) werden jeweils auf den oberen Eingang umgeschaltet. Das Datum Im(W1) gelangt daher über den Komplementer (6) und den Multiplexer (2) auf den Ausgang, während das Datum Re(W1) erneut auf die Verzögerungseinheit (5) geleitet wird. Im nächsten Taktschritt liegt am Eingang (1) der Realteil des nachfolgenden Datums Re(W2) an. Die beiden Multiplexer (2 + 3) werden jeweils wieder auf den oberen Eingang umgeschaltet. Dadurch gelangt das Datum Re(W1) jetzt auf den Ausgang (7). Die Prozedur wiederholt sich periodisch im Abstand von zwei Taktschritten. Am Ausgang (7) liegt daher mit einem zeitlichen Versatz von einem Takt die gewünschte Folge an: -Im(W1), Re(W1), -Im(W2), Re(W2), . . .

Zum Abschalten der Multiplikation brauchen lediglich die Multiplexer (2 + 3) dauerhaft auf jeweils den unteren Eingang geschaltet bleiben. In diesem Falle wird die Datenfolge gleichmäßig um einen Taktschritt verzögert. Verglichen mit einer separaten Implementierung von steuerbarer Komplementierung und Umformatierung wird ein Multiplexer eingespart.

In Fig. 2 ist eine Schaltung dargestellt, die nach dem gleichen Grundprinzip die Multiplikation mit der imaginären Zahl -i seriell durchführt. Auch hierbei ist die Abschaltung der Multiplikation sehr einfach über die Ansteuerung möglich.

Kombiniert man die beiden abschaltbaren Multiplikationen und ordnet man den Komplementer (6) anders an, so läßt sich beispielsweise die in Fig. 3 darge­ stellte Ausführungsform finden, mit der eine programmierbare Multiplikation von komponentenweise gemultiplexten Signalen mit den Werten +1, +i, -1 und -i erreicht wird. Aufgrund der Verschiedenheit der Anforderungen für die einzelnen Multiplikatoren werden in diesem Falle neben dem Verzögerungselement (5) und dem Komplementer (6) zwei Multiplexer (8 + 9) mit jeweils drei Signal-Eingängen benötigt. Auch erfordern die beiden Multiplexer (8 + 9) unterschiedliche Ansteuersignale. Der wesentliche Vorteil dieser speziellen Anordnung gegenüber einer separaten Realisierung von Komplementierung und Umformatierung ist daher nur die etwas geringere Signallaufzeit.

In Fig. 4 ist eine andere Variante für die abschaltbare Multiplikation mit dem Wert i dargestellt, bei der die Daten nicht mehrfach durch ein Verzögerungs­ element laufen und die statt zweier 2 : 1-Multiplexer (2 + 3) mit einem 3 : 1-Multiplexer (8) auskommt. Allerdings werden bei dieser sonst recht naheliegenden Schaltung aufgrund der Arbeitsweise neben dem Komplementer (6) zwei Verzögerungs­ elemente (10 + 11) benötigt. Ähnliche Schaltungsvarianten lassen sich auch für die Multiplikation mit -i, bzw. für die zwischen +1, +i, -1 und -i umschaltbare Multiplikation finden.

Claims (5)

1. Monolithisch integrierbare Schaltungsanordnung zur komple­ xen Multiplikation serieller Datenströme mit der imaginären Zahl i, dadurch gekennzeichnet, daß zwei Multiplexer (2, 3) enthalten sind, ein Signaleingang (1) an einen Eingang des ersten Multiplexers (3) und an ein Rechenwerk zur Kom­ plementbildung (6), das Rechenwerk zur Komplementbildung (6) an einen Signaleingang des zweiten Multiplexers (2), der Ausgang des ersten Multiplexers (3) an ein Verzöge­ rungselement (5) und das Verzögerungselement (5) an die anderen beiden Eingänge der Multi­ plexer (2, 3) geschaltet ist.

2. Monolithisch integrierbare Schaltungsanordnung zur komple­ xen Multiplikation serieller Datenströme mit der imaginären Zahl -i, dadurch gekennzeichnet, daß zwei Multiplexer (2, 3) enthalten sind, ein Signaleingang (1) an je einen Ein­ gang des ersten und zweiten Multiplexers (2, 3), der Aus­ gang des ersten Multiplexers (3) an ein Verzögerungselement (5), das Verzögerungselement (5) an den anderen Eingang des zweiten Multiplexers (2) und an ein Rechenwerk zur Komplementbildung (6), und das Re­ chenwerk zur Komplementbildung (6) an den anderen Signal­ eingang des ersten Multiplexers (3) geschaltet ist.

3. Monolithisch integrierbare Schaltungsanordnung zur umschaltbaren komplexen Multiplikation serieller Datenströme mit den imaginären Zahlen +i oder -i oder den Werten +1 oder -1, dadurch ge­ kennzeichnet, daß zwei Multiplexer (8, 9) enthalten sind, ein Signaleingang (1) an je einen Eingang der Multiplexer (8, 9) und an ein Rechenwerk zur Komplementbildung (6), das Rechenwerk zur Komplementbildung (6) an je einen zweiten Eingang der Multiplexer (8, 9), der Ausgang des einen Multiple­ xers (9) an ein Verzögerungselement (5) und das Verzögerungselement (5) an je einen dritten Eingang der Multiplexer (8, 9) geschaltet ist.

4. Monolithisch integrierbare Schaltungsanordnung zur komplexen Multi­ plikation serieller Datenströme mit der imaginären Zahl i, dadurch gekennzeich­ net, daß ein Multiplexer (8) und zwei Verzögerungsschaltun­ gen (10, 11) enthalten sind, ein Signaleingang (1) an ein Rechenwerk zur Komplementbildung (6) und an die erste Ver­ zögerungsschaltung (10), das Rechenwerk zur Komplementbildung (6) an einen ersten Eingang des Multiplexers (8), die erste Verzögerungsschaltung (10) an einen zweiten Eingang des Mul­ tiplexers (8) und an die zweite Verzögerungsschaltung (11), und die zweite Verzögerungsschaltung (11) an einen dritten Eingang des Multiplexers (8) geschaltet ist.

5. Schaltungsanordnung nach einen der Ansprüche 1 bis 4 zur Skalierung einzelner Daten, dadurch gekennzeichnet, daß mindestens ein Rechenwerk zur Multiplikation in dem Daten­ pfad befindlich ist.