DE4442959A1

DE4442959A1 - Monolithisch integrierbare Schaltungsanordnung zur komplexen Multiplikation serieller Datenströme

Info

Publication number: DE4442959A1
Application number: DE19944442959
Authority: DE
Inventors: Sven Fiedrich; Klaus Dr Ing Grueger; Gerriet Mueller; Ulrich-Christian Schneider; Nikolai Sefzik
Original assignee: SICAN GmbH
Current assignee: Sci Worx GmbH
Priority date: 1994-12-02
Filing date: 1994-12-02
Publication date: 1996-06-05
Anticipated expiration: 2014-12-03
Also published as: DE4442959C2

Description

Die Erfindung betrifft eine monolithisch integrierbare Schaltungsanordnung zur komplexen Multiplikation serieller Datenströme. Die Multiplikation erfolgt mittels Multiplexer, Komplementer und Verzögerungselement und ist über Steuersignale an den Multiplexern abschaltbar.

Technisches Gebiet

Wie bei vielen anderen Signalverarbeitungsaufgaben mit mehreren Kompo nenten ist es auch bei der Verarbeitung von Signalen, zu deren Darstellung komplexen Zahlen benötigt werden, sinnvoll, die verschiedenen Komponenten (Realteil und Imaginärteil) gemultiplext zu verarbeiten. Dies ist insbesondere dann der Fall, wenn exakt die gleichen Operationen auf die verschiedenen Komponen ten angewendet werden müssen. Benötigt werden derartige Operationen beispielsweise für schnelle Fourier-Transformationsalgorithmen (FFT = Fast-Fourier-Transformation). Dadurch sind Anwendungen auf fast allen Gebieten der digitalen Signalverarbeitung gegeben.

Beispielsweise läßt sich die FFT auch für die Berechnung der Diskreten-Co sinus-Transformation (DCT) einsetzen, wie sie für die Video-Codierung nach dem JPEG- und MPEG-Standard benötigt wird. Für die Arithmetik mit seriellen Datenströmen sind zwar bislang bitweise Operationen bekannt und in dem Buch "Serial-Data Computation" (S. G. Smith und P. B. Denyer, Boston, Dortrecht, Lancaster: Klauver Academic Publishers, 1988) beschrieben, nicht aber die einfache Kombination von Multiplikationen und Umformatierung. Die in der Ver öffentlichung in den Fig. 3.8 und 6.3ff beschriebenen bitseriellen Komple mentier- bzw. Subtraktionsoperationen sind dabei nur für Berechnungen mit einfachen, reellen Zahlen geeignet.

Sind die beiden Komponenten von seriell angelieferten komplexen Zahlen mit dem imaginären Wert i zu multiplizieren (Phasendrehung um 90 Grad), so müssen beide Komponenten im Multiplexschema miteinander vertauscht werden. Darüber hinaus muß das Vorzeichen der ursprünglich imaginären Komponente umgekehrt werden. Werden diese beiden Schritte unabhängig voneinander durchgeführt, so wird neben der einfachen Vertauschungseinheit ein zeitlich gesteuerter Komplementer benötigt. Entsprechendes gilt für die Multiplikation mit der imaginären Zahl -i. Darüberhinaus ist es häufig erforderlich, die Multiplikation für einzelne Zahlen abschalten zu können.

Aufgabe der Erfindung

Aufgabe der Erfindung war es, eine monolithisch integrierbare Schaltungs anordnung zur komplexen Multiplikation serieller Datenströme anzugeben. Der Implementierungsbedarf sollte möglichst gering und die Steuerung der Schaltungsanordnung durch möglichst wenige Steuersignale abschaltbar sein.

Erfindung

Den erfindungsgemäßen Schaltungsanordnungen liegt die Idee zugrunde, daß durch Integration eines Komplementers an geeigneter Stelle in der aus einem Verzögerungselement (Schieberegister) und Multiplexern bestehenden Vertauschungseinheit zumindest bei der Multiplikation mit den imaginären Werte i oder -i die zusätzliche zeitliche Steuerung bei dem Komplementer ganz oder zumindest teilweise entfällt. Dies gilt insbesondere, wenn mit dem Einerkomple ment gearbeitet wird. Dadurch ergibt sich eine Struktur mit sehr kleinem Reali sierungsaufwand und niedrigen Verzögerungszeiten.

Das für die bei der Multiplikation von gemultiplext vorliegenden komplexen Signalen mit den Werten i oder -i erforderliche Verzögerungselement kann auch zur einfachen Verzögerung von Signalen genutzt werden, wenn keine Multiplika tion durchgeführt werden soll. Dadurch ist es durch Modifikation der Ansteuer signale möglich, die Multiplikation auch abschaltbar zu machen. In diesen Fällen ergibt sich eine extrem einfache Struktur aus Multiplexern, Verzögerungs elementen und dem Komplementer.

Bei Bedarf ist es auch mit etwas mehr Multiplexer-Aufwand möglich, umschaltbare Einheiten für die Multiplikation mit +1, +i, -1 und -i aufzubauen.

Zeichnungen

Die Erfindung ist nachfolgend anhand der Figuren und an vier Ausführungs beispielen erläutert. Es zeigen:

Fig. 1 Einrichtung zur abschaltbaren Multiplikation mit der imaginären Zahl i.

Fig. 2 Einrichtung zur abschaltbaren Multiplikation mit der imaginären Zahl -i.

Fig. 3 Einrichtung zur programmierbaren Multiplikation mit +1, +i, -1 und -i.

Fig. 4 Kombination von Umformatierung und Komplementierung ohne Rück führung.

Ausführungsbeispiele

Bei der Einrichtung nach Fig. 1 wird davon ausgegangen, daß am Eingang (1) die komplexen Werte W1, W2, usw. komponentenweise nacheinander im Format Re(W1), Im(W1), Re(W2), Im(W2), . . . angelegt werden. Während des erstes Taktschrittes (der wie alle Taktschritte ggf. auch mehrere Taktschritte umfassen kann), sind die Multiplexer (2+3) jeweils auf den unteren Eingang geschaltet. Das Eingangsdatum Re(W1) wird daher auf die Verzögerungseinheit (5) weitergeleitet und dort zunächst um einen Taktschritt verzögert. Im folgenden Taktschritt liegt das Datum Im(W1) an. Die Multiplexer (2+3) werden jeweils auf den oberen Eingang umgeschaltet. Das Datum Im(W1) gelangt daher über den Komplementer (6) und den Multiplexer (2) auf den Ausgang, während das Datum Re(W1) erneut auf die Verzögerungseinheit (5) geleitet wird. Im nächsten Taktschritt liegt am Eingang (1) der Realteil des nachfolgenden Datums Re(W2) an. Die beiden Multiplexer (2+3) werden jeweils wieder auf den oberen Eingang umgeschaltet. Dadurch gelangt das Datum Re(W1) jetzt auf den Ausgang (7). Die Prozedur wiederholt sich periodisch im Abstand von zwei Taktschritten. Am Ausgang (7) liegt daher mit einem zeitlichen Versatz von einem Takt die gewünschte Folge an: -Im(W1), Re(W1), -Im(W2), Re(W2), . . .

Zum Abschalten der Multiplikation brauchen lediglich die Multiplexer (2+3) dauerhaft auf jeweils den unteren Eingang geschaltet bleiben. In diesem Falle wird die Datenfolge gleichmäßig um einen Taktschritt verzögert. Verglichen mit einer separaten Implementierung von steuerbarer Komplementierung und Umformatierung wird ein Multiplexer eingespart.

In Fig. 2 ist eine Schaltung dargestellt, die nach dem gleichen Grundprinzip die Multiplikation mit der imaginären Zahl -i seriell durchführt. Auch hierbei ist die Abschaltung der Multiplikation sehr einfach über die Ansteuerung möglich.

Kombiniert man die beiden abschaltbaren Multiplikationen und ordnet man den Komplementer (6) anders an, so läßt sich beispielsweise die in Fig. 3 darge stellte Ausführungsform finden, mit der eine programmierbare Multiplikation von komponentenweise gemultiplexten Signalen mit den Werten +1, +i, -1 und -i erreichen. Aufgrund der Verschiedenheit der Anforderungen für die einzelnen Multiplikatoren werden in diesem Falle neben dem Verzögerungselement (5) und dem Komplementer (6) zwei Multiplexern (8+9) mit jeweils drei Signal-Eingängen benötigt. Auch erfordern die beiden Multiplexer (8+9) unterschiedliche Ansteuersignale. Der wesentliche Vorteil dieser speziellen Anordnung gegenüber einer separaten Realisierung von Komplementierung und Umformatierung ist daher nur die etwas geringere Signallaufzeit.

In Fig. 4 ist eine andere Variante für die abschaltbare Multiplikation mit dem Wert i dargestellt, bei der die Daten nicht mehrfach durch ein Verzögerungs element laufen und die statt zweier 2 : 1-Multiplexer (2+3) mit einem 3 : 1-Multiplexer (8) auskommt. Allerdings werden bei dieser sonst recht naheliegenden Schaltung aufgrund der Arbeitsweise neben dem Komplementer (6) zwei Verzögerungs elemente (10+11) benötigt. Ähnliche Schaltungsvarianten lassen sich auch für die Multiplikation mit -i, bzw. für die zwischen +1, +i, -1 und -i umschaltbare Multiplikation finden.

Claims

1. Monolithisch integrierbare Schaltungsanordnung zur komplexen Multiplika tion serieller Datenströme, gekennzeichnet durch mindestens einen Multi plexer, mindestens einen Komplementer und mindestens ein Ver zögerungselement, wobei mindestens einem Multiplexereingang ein Komplementer vorgeschaltet ist.

2. Schaltungsanordnung nach Anspruch 1 zur Multiplikation mit der imaginären Zahl i, dadurch gekennzeichnet, daß zwei Multiplexer enthalten sind, der Signaleingang an einen Eingang eines ersten Multiplexer und an ein Rechenwerk zur Komplementbildung, das Rechenwerk zur Komplement bildung an einen Signaleingang eines zweiten Multiplexers, der Ausgang des ersten Multiplexers an ein Verzögerungselement und das Verzögerungs element an die anderen beiden Eingänge der Multiplexer geschaltet ist.

3. Schaltungsanordnung nach Anspruch 1 zur Multiplikation mit der imaginären Zahl -i, dadurch gekennzeichnet, daß zwei Multiplexer enthalten sind, der Signaleingang an je einen Eingang eines ersten und zweiten Multiplexers, der Ausgang des ersten Multiplexers an ein Verzögerungselement, das Verzögerungselement an den anderen Eingang des zweiten Multiplexers und an ein Rechenwerk zur Komplementbildung, und das Rechenwerk zur Komplementbildung an den anderen Signaleingang des ersten Multiplexers geschaltet ist.

4. Schaltungsanordnung nach Anspruch 1 zur umschaltbaren komplexen Multiplikation, dadurch gekennzeichnet, daß zwei Multiplexer enthalten sind, der Signaleingang an je einen Eingang der Multiplexer und an ein Rechen werk zur Komplementbildung, das Rechenwerk zur Komplementbildung an je einen zweiten Eingang der Multiplexer, der Ausgang eines Multiplexers an ein Verzögerungselement und das Verzögerungselement an je einen dritten Eingang der Multiplexer geschaltet ist.

5. Schaltungsanordnung nach Anspruch 1 zur Multiplikation mit der imaginären Zahl i, dadurch gekennzeichnet, daß ein Multiplexer und zwei Ver zögerungsschaltungen enthalten sind, der Signaleingang an ein Rechenwerk zur Komplementbildung und an ein erstes Verzögerungselement, das Rechenwerk zur Komplementbildung an einen ersten Eingang des Multi plexers, das erste Verzögerungselement an einen zweiten Eingang des Multiplexers und an ein zweites Verzögerungselement, und das zweite Verzögerungselement an einen dritten Eingang des Multiplexers geschaltet ist.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche zur Skalierung einzelner Daten, dadurch gekennzeichnet, daß mindestens ein Rechenwerk zur Multiplikation in dem Datenpfad befindlich ist.