DE2616660B2

DE2616660B2 - Arithmetische Einheit

Info

Publication number: DE2616660B2
Application number: DE2616660A
Authority: DE
Inventors: Kunihiko Tokio Niwa
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1975-04-22
Filing date: 1976-04-15
Publication date: 1978-09-21
Also published as: JPS5827546B2; JPS51139222A; US4080661A; FR2308989A1; DE2616660C3; DE2616660A1; FR2308989B1

Description

-y*

zur Berechnung der diskreten Fourier-Transformation bzw. ihrer Inversion (Gold&Rader, »Digital Processing of Signals« (1969), McGraw-Hill Book Co, Inc. (Druckschrift 1), S. 162)). Die diskrete Fourier-Transformation (DFT) dient dazu, in einer zeitlichen Folge von Abtastwerten, die die digitale Datenfolge bildet, eine bestimmte Frequenzkomponente festzustellen, die inverse diskrete Fourier-Transformation (IDFT) dazu, aus bestimmten Frequenzkomponenten eine digitale Datenfolge abzuleiten. Derartige Operationen werden in verschiedenen Zusammenhängen in der Fernmeldetechnik und insbesondere der Signalverarbeitung benötigt Ein Beispiel hierfür ist in jedem Telefon-Vermittlungsamt die Verwendung eines Mehrfrequenzempfängers beim Austausch verschiedener Steuerungsinformationen zwischen Vermittlungsämtern nach einem Mehrfrequenz-Signalisierungssystem (siehe die weiter unten genannte Druckschrift 3). Dabei wird die übermittelte Information durch ein Signal dargestellt, das durch eine Kombination verschiedener Frequenzkomponenten gebildet wird, die ihrerseits aus einer bestimmten Anzahl überhaupt in Frage kommender Frequenzkomponenten ausgewählt sind. Bei Empfang wird zunächst festgestellt, welche der Frequenzkomponenten in dem Signal enthalten sind. Hierzu wird die DFT verwendet

Die Berechnung des DFT einer durch /V-Punkte gebildete digitale Datenfolge {x_k} (Jt=O, 1, .., N-I) ergibt sich aus folgender Gleichung (siehe Druckschrift I₁S. 162):

k 0

für/ = 0,1,...,N-/.
Dabei ist

W=exp(-j2.i/yV) und j= \--\. (2)

Im umgekehrten Fall liegen die Eingangsdaten [X₁} (/ = 0,1,.. .,N —1) vor. Dann berechnet man die IDFT nach folgender Gleichung:

, N-I

= ΊΟ" Σ

N ι=ο

Da es sich bei den digitalen Daten {xk\ im allgemeinen um komplexe Zahlen handelt, müssen bei einer direkten Berechnung der DFT nach Gleichung (1) N komplexe Multiplikationsvorgänge und N komplexe Additions-

o vorgänge ausgeführt werden. Ein für diesen Zweck bekannter Multiplizierer ist entsprechend kompliziert und bedingt einen umfangreichen schaltungsmäßigen Aufwand; die Durchführung der notwendigen Operationen erfordert viel Zeit (siehe Jackson u.a, »An

ίο Approach to the Implementation of Digital Filters«, IEEE Transactions on Audio and Elektroacoustics, Bd.

AU-16, No. 3, September 1968, S. 413 bis 421, insbesondere S. 417, Figur 10, (Druckschrift 2)).

Eine Reduzierung der notwendigen Multiplikations- ·> vorgänge, eine größenmäßige Verringerung der Geräte und damit eine Beschleunigung ihrer Betriebsgeschwindigkeit bietet nun bereits der bekannte sog. Goertzelsche Algorithmus. Von einer bekannten Schaltung zu dessen Realisierung (Druckschrift 1, S. 171/172; Druckschrift 3 (s. unten), S. 1333, Figur 5) geht die Erfindung aus.

Diese bekannte Schaltung zur Berechnung der DFT auf der Grundlage des Goertzelschen Algorithmus hat die Übertragungsfunktion (vgl. auch die ausführlichen Erläuterungen im Zusammenhang mit der Beschreibung der Ausführungsbeispiele; weiter unten im Zusammenhang mit Gleichung (5)):

^mz) = ι-

Wie weiter unten (Gl. (4)) gezeigt, kann man durch Umformung von Gleichung (1) zeigen, daß diese Schaltung, führt man ihr eine Datenfolge {xt\ zu, die DFT als Ausgangssignal abgibt.

Anstelle der Multiplikation komplexer Koeffizienten findet dabei also eine Multiplikation mit den realen Koeffizienten W-' statt. Dadurch wird die Anzahl der bei einer praktischen Realisierung notwendigen Multiplikationsvorgänge ungefähr auf die Hälfte im Vergleich zur direkten Berechnung (s. oben) reduziert Doch ist die Anzahl der Multiplikationsvorgänge immer noch relativ hoch.

Es ist Aufgabe vorliegender Erfindung, arithmetische Einheiten der eingangs bezeichneten Art zu schaffen, bei denen im Vergleich mit der Verwendung des Goertzelschen Algorithmus die Anzahl der Multiplikationsvorgänge noch weiter reduziert ist, so daß sich eine weitere Vereinfachung des Aufbaues und der Funktionsso weise, sowie eine Beschleunigung der Betrieb ;geschwindigkeit ergibt.

Die vorliegende Erfindung löst diese Aufgabe durch die in den Kennzeichen der Ansprüche 1, 2 und 3 angegebenen Merkmale. Die Fassung der Oberbegriffe der Ansprüche 2 und 3 berücksichtigt, daß digitale Filter mit hintereinander geschalteten rekursiven Pfaden bekannt sind (Druckschrift 2, Figur 2, S. 414).

Um nachzuweisen, daß damit die eingangs angegebene Größe berechnet werden kann, sei zunächst der oben angegebene Ausdruck für die Übertragungsfunktion H(Z) einer die DFT berechnenden Schaltung dadurch umgeformt, daß der Bruch, der H(Z) ausgibt durch Multiplikation von Zähler und Nenner mit

für/c = 0,1,...,/V-/.

Es ergibt sich somit ein Rechenvorgang der oben angegebenen Art W¹ im Falle der DFT bzw. W* im Falle der IDFT ist dabei eine Konstante.

m-1

Σ w-'^kz~^k

k=0

erweitert wird.

Dabei ist m eine ganze Zahl (s. unten). Man erhält dann (s. unten Gleichung(7)):

H(Z)

Σ w <^kz^k

Ϊ- W""Z-"'

Wählt man nun m derart, daß

N Im= -j- mal (ganze Zahl)

ist, insbesondere aber die kleinste ganze Zahl, die dieser Angabe genügt, so ergibt sich für den Koeffizienten W-'^mim Nenner der vorstehend angegebenen Übertragungsfunktion folgende einfache Form:

Setzt man für W Gleichung(2) ein, so folgt:

_w-_lm ₌ I / .2--7\/ NM(ganzeZahl)

(ganze Zahl) (ganze Zahl)

^=J

= |exp(-/|

= 1 oder / oder — 1 oder —j.

Realisiert man die oben entwickelte Übertragungsfunktion schaltungsmäßig unter Berücksichtigung der gegebenen Vorschrift für m so nimmt also der Koeffizient im Nenner des o. a. Ausdrucks für H(Z) einen der Werte 1, — 1, j oder —j an, läßt sich also äußerst einfach verwirklichen. Man muß dann nur einmal und zwar zu dem Zeitpunkt, in dem das letzte Datum Xn- ι der Datenfolge {**) eingelesen ist, die an den Ausgängen der m Stufen der Verzögerungsschaltung zur Verfügung stehenden Daten Xk der Datenfolge {x*} abgreifen und zur Ableitung der Summanden der Größe

N-I

Σ x_tw^k

It = O

nur ein einziges Mal die Multiplikationen mit den Faktoren für die Berechnung des Zählers durchführen. Die Multiplikation mit +1, — 1, +yoder — j im Zähler ist hingegen für alle Daten x* gleich und braucht daher nicht jedesmal gesondert durchgeführt zu werden. Dadurch wird gemäß der Erfindung die Anzahl der tatsächlich notwendigen Multiplikation gegenüber der bekannten Schaltung erheblich reduziert Eine vorteilhafte Weiterbildung der Ansprüche 1, 2 und 3 ist in Anspruch 4 gekennzeichnet

Ausfuhrungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen beschrieben. Es stellen dar:

F i g. 1 ein Blockschaltbild eines

Mehrfrequenz-Signalempfängers,

Fig.2 eine bekannte Schaltung zur Durchführung einer DFT,

F i g. 3 eine bekannte Schaltung zur Durchführung des Goertzelschen Algorithmus,

F i g. 4 ein erstes Ausführungsbeispiel,

F i g. 5 den Aufbau der vereinfachten Multiplizierer in Fig.4,

F i g. 6 ein zweites Ausführungsbeispiel,
F i g. 7 ein drittes Ausführungsbeispiel.
-) Im folgenden wird zunächst an Hand von Fig. 1 ein Mehrfrequenz-Signalisierungs-System beschrieben. Es ist ein Beispiel für den strukturellen Aufbau eines Mehrfrequenz-Signalempfängers, bei dem die vorliegende Erfindung anwendbar ist Dabei ist davon

ίο auszugehen, daß zwischen Telefon-Vermittlungsämtern verschiedene Steuersignale und digitale Signale ausgetauscht werden, die dazu dienen, die Verbindung der Telefonverbindungsleitungen herzustellen. Bei einem solchen MF(Mehrfrequenz)-Signalisierungs-System

ι ί sind die Signale, wie erwähnt. Kombinationen bestimmter Frequenz-Komponenten. Beispielsweise werden aus der Gruppe der sechs Frequenzen 700, 900, 1100, 1300, 1500 und 1700 Hz zwei Frequenzen derart miteinander kombiniert Dadurch können also fünfzehn verschiedene Signal gebildet werden. Der Empfänger muß nun so aufgebaut sein, daß er die beiden Frequenzen, die aus diesen sechs Frequenzen ausgewählt worden sind, feststellt In dem Mehrfrequenz-Signalempfänger nach F i g. 1 wird die Funktion digital ausgeführt

Das Mehrfrequenz-Signal gelangt an die Eingangsklemme 11 und wird in einem Analog/Digital-Konverter 12 in ein digitales Signal 13 umgewandelt Dieses wird den DFT-Recheneinheiten 14-1 bis 14-6 zugeführt Die DFT-Recheneinheit 14-1 stellt eine Frequenz-Komponente von 700 Hz fest die DFT-Recheneinheiten 14-2 bis 14-6 Frequenz-Komponenten mit den Frequenzen 900Hz, 1100 Hz, 1300 Hz, 1500Hz bzw. 1700Hz. Die Ausgangssignale 15-1 bis 15-6 der DFT-Recheneinheiten entsprechen der Höhe der Frequenz-Komponenten.

Die Ausgangssignale gelangen an die logische Entscheidungsschaltung 16; sie trifft eine Entscheidung darüber bzw. bestimmt, weiche zwei Frequenzen übertragen worden sind. Ein Ausgangssignal 17, das dies angibt, wird an der Ausgangsklemme abgegeben. Es gelangt an eine Umschalteinheit in einem Telefon-Vermittlungsamt Dort wird aufgrund dieses Signals eine bestimmte Umschaltung bzw. das Schließen einer bestimmten Schaltverbindung hervorgerufen und damit eine gewünschte Verbindung einer Fernmeldeleitung bzw. eines -kanals zustande gebracht Ein Beispiel eines derartigen Mehrfrequenz-Signalempfängers ist beschrieben in: Ko ν al, »Digital MF Receiver Using Discrete Fourier Transform«, IEEE Transactions On Communications, Bd. COM-21, No. 12, 1973, S. 1331 bis 1335, (Druckschrift 3). Sofern der Aufbau eines solchen Mehrfrequenz-Signalempfängers selbst mit der vorliegenden Erfindung direkt nichts zu tun hat, wird im vorliegenden Zusammenhang nicht näher darauf eingegangen. Bemerkenswerter an dem in der Druckschrift 3 beschriebenen MF-Signalempfänger ist jedoch, daß bei der Durchführung der DFT die Anzahl der Multiplikationsvorgänge durch Verwendung des Goertzelschen Algorithmus reduziert worden ist Darauf wird im folgenden eingegangen.

Der Goertzelsche Algorithmus wird im folgenden unter Bezugnahme auf die Fig.2 und 3 näher beschrieben. Gleichung (1), die die DFT angibt, kann wie folgt modifiziert werden:

(, = ^ΝΣ x_k(w-'f- \

k = 0

da ja unter Berücksichtigung von Gl. (2) W ^IN =

für »anzzahligc /. Man kann dann diese Gleichung in folgende Rekursionsformel umwandeln:

X₁)

x₂]

F i g. 2 zeigt ein Beispiel für eine Schaltung zur Realisierung von Gleichung (4). Bei der dargestellten Schaltung handelt es sich um eine Art eines rekursiven digitalen Filters. Die digitalen Daten (**( (Xr=O₁I ..., N— 1) werden nacheinander der Eingangsklemme 21 zugeführt. Nimmt man an, daß im Anfangszustand der Inhalt der Verzögerungselemente 24 gleich Null ist. Der Addierer 22 addiert die eingehenden Daten {x*} mit Daten {y*}. die an den Addierer 22 über den Rückkopplungspfad 26 zurückgeleitet werden, und gibt an seinem Ausgang die Summe (v*} ab. Das Verzögerungselement 24 verzögert die Daten {v*( um die Periode eines Datums. Das Ausgangssignal 21 des Verzögerungselementes 24 wird in dem Multiplizierer 25 mit einem konstanten Faktor <x= W-' multipliziert; man erhält so die erwähnten Daten {y*}· Werden Daten \xk\ nacheinander an der Eingangsklemme 21 in die Schaltung nach Fig.2 eingelesen, dann nehmen die Daten vo, vu Vt,... nacheinander die Werte

χφοW-'+x,),[(x₀ W~i+ X₁) W-'+ X₂I...

an. Nachdem also das letzte Datum x^-i in die Schaltung eingelesen worden ist, ist »w-i gleich Xi gemäß Gleichung (4). Wird der Koeffizient W~>, mit dem in dem Multiplizierer 25 nach F i g. 2 multipliziert wird, verändert, so erhält man auf dieselbe Art und Weise eine ändert; Komponente der DFT. Da sowohl die Daten \xk\ am Eingang als auch die Koeffizienten W-' im allgemeinen komplexe Zahlen sind, werden der Addierer 22 und das Verzögerungselement 24 in ihrer praktischen Realisierung als Hardware sowohl für den Real- als auch für den Imaginärteil benötigt. Es müssen also für eine Multiplikation der Real- und der Imaginärteile der Daten mit den Real- bzw. Imaginärteilen der Koeffizienten vier Multiplizierer vorgesehen werden. In F i g. 2 sind sie jedoch der Einfachheit halber durch lediglich ein strukturelles Element dargestellt.

Wird nun die Transferfunktion des rekursiven digitalen Filters nach F i g. 2 durch die Z-Transformation H(Z) angegeben, so erhält man (Druckschrift 1, S. 171,Gl. (6.45)):

1 - W-'Z'

(5)

"(Z) — τ .- ..._)„_ j \Ί

-h*7-l

1 - W¹Z'

(6)

~ 2cos(-TT

(Das Symbol * bezeichnet jeweils die konjugiert komnlcxc Größe).

Um mit dem digitalen Filter nach F i g. 2, das diese Übertragungsfunktion hat, die DFT zu berechnen, sind wie oben bereits ausgeführt, umfangreiche komplexe Multiplikationen und komplexe Additionen nötig, obwohl bereits gegenüber der direkten Berechnung eine gewisse Reduzierung des Aufwandes gegeben ist.

Gleichung (5) kann jedoch wie folgt modifiziert werden (Druckschrift 1, S. 172, Gl. (6.49)):

F i g. 3 zeigt den Aufbau eines derartigen digitalen Filters (vgl. Druckschrift 3, S. 1333, Figur 5). Der Eingangsklemme 31 werden die digitalen Daten {**( zugeführt. Ferner sind Addierer 32 und 37, 1-Datum's Verzögerungselemente 33 und 34, Multiplizierer 35 und 36 zur Multiplikation mit dem Koeffizienten 2 cosf -jj-j

bzw. — W vorgesehen. An der Ausgangsklemme 38 wird die DFT (Xi) abgegeben. Vergleicht man Gleichung

κι (6) mit der Schaltung nach F i g. 3, so ergibt sich, daß der Koeffizient, mit dem die Daten im Multiplizierer 35 multipliziert werden, gleich der reellen Zahl 2 cosf -^-J anstelle einer komplexen Zahl ist. Da das zeitlich letzte Ausgangssignal dieses Filters die gewünschte DFT darstellt, muß die Operation der Schaltung rechts der strichpunktierten Linie in Fig.3 lediglich einmal durchgeführt werden.

Demgemäß ergeben sich Multiplikationen der komplexen Daten mit einem reellen Koeffizienten; sie werden von dem Multiplizierer 35 ausgeführt. Es ergibt sich ferner nur eine Multiplikation komplexer Daten mit einem komplexen Koeffizienten; sie wird von dem Multiplizierer 36 ausgeführt. Im Gegensatz dazu, daß sonst jede Multiplikation einer komplexen Zahl mit einer weiteren komplexen Zahl vier reelle Multiplikationsvorgänge und zwei reelle Additionsvorgänge benötigt, benötigt man hier eine Multiplikation lediglich einer reellen Zahl mit einer komplexen Zahl, also lediglich zwei Multiplikationsvorgänge.

Die Anzahl der Multiplikationsvorgänge ist also um die Hälfte im Vergleich mit der direkten Berechnung von Gleichung (1) reduziert (Druckschrift 1, S. 172) Dies ist die prinzipielle Bedeutung des Goertzelschen Algorithmus.

Bei der im folgenden beschriebenen arithmetischen Einheit ist die notwendige Anzahl von Multiplikationsvorgängen im Vergleich mit der beschriebenen, auf der Grundlage des Goertzelschen Algorithmus aufgebauten arithmetischen Einheit weiter reduziert. Das wird im folgenden durch eine Umwandlung der Gl. (5) und die Interpretation der neugewonnenen Formel als Schaltung abgeleitet.
Zunächst kann man Gleichung (5) dadurch modifizieren, daß Zähler und Nenner mit der Summe

m-l

Σ W-¹¹Z-*

(-0

so multipliziert. Durch Ausmultiplizieren erhält man dann:

H(Z) = -f

- W

m sei nun eine positive ganze Zahl, die der im

folgenden angegebenen Gleichung (8) genügt; dabei wählt man vorteilhafterweise die kleinste positive, ganze Zahl aus, die dieser Gleichung genügt. Die Bedeutung ist:

N I ■ m = j- mal (ganze Zahl).

Fig.4 zeigt ein erstes Ausführungsbeispiel der Erfindung, das die Übertragungsfunktion nach Gl. (7) realisiert. Es enthält einen rekursiven Pfad, gebildet

durch die Eingangsklemme 41, einen Addierer 42, m

1-Datum-Verzögerungselemente 43-1, 43-2 43-/Π

und einen Multiplizierer 46, sowie einen nichtrekursiven Pfad, gebildet durch (m-\) Multiplizierer 44-1,44-2,..., 44-(m-1), einen Addierer 45 und die Ausgangsklemme > 47. Aus Gl. (2) folgt nun unter Berücksichtigung von Gl. (8) eine besonders einfache Form der Koeffizienten W~^lm im Nenner der Übertragungsfunktion H(Z)gemäß Gl. (7). Der Koeffizient W-'"¹, mit dem in dem rekursiven Pfad der Schaltung nach Fig. 4 im ι ο Multiplizierer 46 multipliziert werden muß, nimmt einen der Werte/ — 1, —7oder 1 an:

\γ->"> = H/~4 -eanzeZahl _ ^ -;j ^- ganze Zahl

= /-^^eanze2ah'=+l, -1. +./oder -j . (9)

Zur Multiplikation der komplexen Daten mit diesen Werten ist allenfalls lediglich eine Inversion der Polarität und/oder eine Vertauschung des Real- und des Imaginärteiles notwendig. Eine normale Multiplikation braucht man nicht vorzunehmen. Will man z. B. den komplexen Ausdruck (a+jb) mit j multiplizieren, so ergibt sich, da j (a + b) gleich { — b+ja) ist, daß diese Multiplikation einer Operation gleichwertig ist, die aus einer Vertauschung des Realteils a mit dem Imagniärteil υ und einer Inversion der Polarität des dadurch sich ergebenden Realteils besteht.

Die F i g. 5A, 5B, 5C bzw. 5D zeigen Beispiele für die Hardware-Realisierung der Multiplizierer 46 nach F i g. 4 zur Multiplikation mit Faktoren 1, -1, j bzw. -j. Der Realteil des Multiplikanden gelangt an die Eingangsklemme 51-1, der Imaginärteii des Multiplikanden an die Eingangsklemme 51-2. An der Ausgangs- v> klemme 52-2 wird der Realteil des Produktes, an der Ausgangsklemme 52-2 sein Imaginärteil abgegeben. Die Bezugszeichen 53 bis 56 bezeichnen Inversionsschaltungen zur Umkehrung der Polarität der zugeführten digitalen Daten. Der strukturelle Aufbau dieser Polaritäts-Inversionsschaltungen ist unterschiedlich je nach Format und Codeform der am Eingang zugeführten Daten. Stehen die zugeführten digitalen Daten am Eingang seriell zur Verfügung, so kann eine Schaltung nach Druckschrift 2, S. 416, Figur 8, verwendet werden. Das am wenigsten signifikante Bit (LSB = Least Significant Bit) steht an erster Stelle. Der Code wird durch einen 2er Komplement-Code gebildet (z. B. ergibt sich für die Binärzahl 11010 das 2er Komplement 00110). Die Schaltung zur Inversion der Polarität kann, was to auch immer für ein Format und eine Codeform vorliegt, sehr einfach, etwa mit einem Flip-Flop und einigen Verknüpfungsgliedern als Hardware realisiert werden. Daraus erhellt, daß man zum Aufbau eines Multiplizierers 46, der lediglich Multiplikationen mit ± 1 und ±j durchführt, keine komplizierten Schaltungen, wie etwa die normaler Multiplizierer, benötigt.

Wie bereits erwähnt, ist bei dem digitalen Filter nach Fig.4 das Ausgangssignal, das auftritt, nachdem alle digitalen Daten (**} eingelesen worden sind, die w) gewünschte DFT. In anderen Worten: Um die DFT nach Gleichung (4), d. h. Xi zu berechnen, muß man in dem nicht rekursiven Pfad des Filters (auf der rechten Seite der strichpunktierten Linie in Fig.4) lediglich einmal eine Operation durchführen, und zwar dann, wenn ein letztes Datum xn~ ι in das Verzögerungselement 43-1 eingelesen worden ist. Die Schalter 48-0, 48-1 ... und 48Ym-Π werden daher lediglich zu diesem Zeitpunkt einmal geschlossen. Die notwendige Anzahl der Multiplikationen ist daher lediglich gleich (m—\). Dabei ist m eine ganze Zahl, die an Hand von Gleichung (8) bestimmt worden ist (s. oben). Sie ist stets gleich oder kleiner als N; ist insbesondere Nein Vielfaches von 4, so gilt m< N/A. Die Anzahl der Multiplikationsvorgänge ist damit im Vergleich mit der direkten Berechnung von Gleichung (1) auf weniger als 1/4 und im Vergleich mit der Schaltung unter Verwendung des Goertzelschen Algorithmus gemäß F i g. 3 auf weniger als 1/2 reduziert.

Dieser Vorteil der Erfindung wird im folgenden im Vergleich mit dem oben erwähnten Stand der Technik beschrieben.

Als Parameter in Gleichung (1) seien N=5\2 und /= 16 gewählt. Bei direkter Berechnung von Gleichung (1) wären 512 komplexe Multiplikationsvorgänge notwendig, da zur Multiplikation zweier komplexer Zahlen (a+jb)und (c+jd)miteinander reale Multiplikationsvorgänge notwendig sind, weil ja (a+jb) ■ (c+jd)=(ac-bd)+j (bc+ad) ist. Für die 512 komplexen Multiplikationsvorgänge braucht man also 4x512 = 2048 reale Multiplikationsvorgänge. Bei Verwendung des Goertzelschen Algorithmus braucht man dagegen, wie in F i g. 3 gezeigt, 512 Multiplikationen, in denen die komplexen Daten jeweils mit dem realen Koeffizienten 2 cosf-^Jin Gleichung (6) multipliziert werden, sowie eine komplexe Multiplikation, die im Multiplizierer 36 durchgeführt wird. Die Multiplikation eines komplexen Datums (c+jd) mit einem realen Koeffizienten a genügt Gleichung (10), die zeigt, daß dazu nur zwei reelle Multiplikationen nötig sind:

(f + jd)a = ac + Jod .

(10)

Die Gesamtzahl der reellen Multiplikationsvorgänge ist also lediglich (2 · 512)+(4 χ 1)= 1028. Dies ist ungefähr die Hälfte wie bei einer direkten Berechnung der Gleichung (1).

Bei der Erfindung ergibt sich folgende Anzahl von Multiplikationsvorgängen: Ist N=5\2 und /= 16, so wird nach Gleichung (8) m=8. Daher benötigt man bei der Erfindung (8-1) komplexe Multiplikationsvorgänge, also lediglich 4x7 = 28 reelle Multiplikationen. Das ist lediglich 1/73 im Vergleich mit der direkten Berechnung von Gleichung (1) und lediglich 1/37 selbst im Vergleich mit der Verwendung des Goertzelschen Algorithmus. Die vorliegende Erfindung reduziert also die Anzahl der Multiplikationsvorgänge erheblich.

Die Steuerung der Schaltung nach F i g. 4 ist folgende: Alle Schalteinheiten arbeiten digital und werden von Taktimpulsen gesteuert. Aus ihnen werden Wortimpulse zur Trennung jeder durch N Punkte gebildeten digitale Datenfolge am Eingang und die der Schaltung zugeführten Daten abgeleitet Die Wortimpulse veranlassen alle Operationen. Liegen die Daten seriell vor, sind zur Steuerung der entsprechenden Bits Bit-Impulse notwendig. Die Wortimpulse erhält man durch Zählung der Bit-Impulse. Außerdem ist ein (nicht gezeigter) Zähler vorgesehen. Er zählt die Wortimpulse, um zu überwachen, wieviele Daten der Eingangsklemme 41 zugeführt worden sind. Erreicht der Zähler einen vorbestimmten Wert und zeigt an, daß alle N digitalen Daten {**) (k=>0, 1,.., N— 1) eingelesen worden sind, dann werden die Schalter 48-0 bis 48-f/n-1) geschlossen und die Multiplizierer 44-1 bis 44-(m-\) und der Addierer 45 in Betrieb genommen; das Ergebnis steht dann an der Ausgangsklemme 47 zur Verfügung. Tritt

der nächste Wortimpuls auf, so wird der Zähler zurückgestellt und die Schalter 48-0 bis 48Ym-I) gleichzeitig geöffnet; die Multiplizierer 44-1 bis 44-(m— 1) und der Addierer 45 werden in Ruhezustand versetzt. Die Multiplizierer 44-1 bis 44-(m- 1) und der ^r, Addierer 45 können sogar, wenn notwendig, während dieser Zeit für andere Zwecke eingesetzt werden. Diese Erläuterung der Steuerung in ihren Grundzügen reicht aus, um sie in bekannter Weise zu realisieren. Eine weiter ins Detail gehende Beschreibung ist daher nicht ι ο nötig.

Eine arithmetische Einheit gemäß der Erfindung kann auch strukturell anders aufgebaut sein. In der Schaltung nach Fig.4 fand in den Multiplizierern 44-1, 44-2, ... und44-(in— 1) eine Multiplikation mit den Koeffizienten r> W-', W-²', und W-<^m-W statt, wie leicht aus Gleichung (7) zu ersehen. Um eine Multiplikation mit diesen Koeffizienten durchzuführen und die Produkte zu akkumulieren, kann die Multiplikation und Addition auch anstatt parallel, wie in Fig.4, seriell ausgeführt werden.

Fig.6 zeigt ein zweites derart arbeitendes Ausführungsbeispiel; der Teil der Schaltung links des Schalters 65 ist dem Teil der Schaltung nach Fig.4 links der strichpunktierten Linie äquivalent. Der Schalter 65 wird lediglich während des Zeitraumes geschlossen in dem von den digitalen Daten \xk\ die letzten m Daten in das Verzögerungselement 63 eingelesen werden. Dann werden in dem zweiten rekursiven Pfad aus diesen letzten m Daten die Summanden für die Summenbil- m dung

.V-I

Σ x_kw "-

A-= 0

berechnet. Der zweite rekursive Pfad besteht aus dem Addierer 66, dem 1-Datum-Verzögerungselement 67 und dem Multiplizierer 68, in dem mit dem Koeffizienten W~' multipliziert wird. Die im zweiten rekursiven Pfad durchgeführte Operation ist derjenigen äquivalent, die in Fig.4 durch Multiplikation der den m Verzögerungselementen 43-1, 43-2,..., 43-m zugeführten Signale in Multiplizierern 44-1 usw. mit W, W-¹, W-²¹, .., Wim-)' und der Akkumulation der dadurch gebildeten Summanden erfolgt. In F i g. 6 ist lediglich ein -Ti Multiplizierer nötig. Mittenabgriffe am Verzögerungselement 63 wie in F i g. 4, können entfallen.

Fig.7 zeigt ein drittes Ausführungsbeispiel. Der Goertzelsche Algorithmus gemäß F i g. 3 wird dabei auf der rechten Seite des Schalters 65 nach F i g. 6 realisiert. Der Schalter 75 wird lediglich dann geschlossen, wenn die letzten m Daten eingelesen werden. Die Schalter 80 und 81 werden während dieses letzten Zeitabschnittes nur einmal geschlossen. Im Multiplizierer 79 wird jedes Datum mit 2 cos( "^-jmultipliziert. Im Multiplizierer 83 " wird das Datum mit W'¹ multipliziert. Da in diesem Ausführungsbeispiel im Multiplizierer 79 die Multiplikation einer komplexen Zahl mit einer reellen Zahl stattfindet und da eine Multiplikation zweier komplexer m) Zahlen im Multiplizierer 83 lediglich einmal während des letzten Zeitabschnittes anstatt Multiplikationen von komplexen Zahlen mit komplexen Zahlen durchzuführen ist, wird die gesamte Anzahl der Multiplikationen weiter um etwa die Hälfte im Vergleich zu den b5 Ausführungsbeispielen nach F i g. 4 und 6 reduziert.

In F i g. 4 sind die Schalter 48-0 bis 48-(m — 1) auf einer Seite mit den Eingängen der Verzögerungselemente 43-1 bis 43-('/7J-I) verbunden. Sie können auch mit deren Ausgängen verbunden sein und führen dann eine äquivalente Operation aus, wenn man die Schließzeiten der Schalter verschiebt. Gleichermaßen ergibt sich, daß, wenn man die Schalter 65 bzw. 75 nach F i g. 6 bzw. 7 anstatt mit den Ausgängen der Addierer 62 bzw. 72 mit den Ausgängen der Multiplizierer 64 und 74 verbindet, man bei einer entsprechenden Verschiebung der Schließzeiten der Schalter äquivalente Operationen erhält.

Die Erfindung wurde im Vorhergehenden in ihrer Anwendung in einem Mehrfrequenz-Empfänger im Zusammenhang mit einer DFT beschrieben; sie ist jedoch nicht auf einen derartigen Fall beschränkt. Ein weiterer Anwendungsfall besteht z. B. bei der Spracherkennung in der Feststellung des Vorhandenseins oder NichtVorhandenseins einer bestimmten Frequenzkomponente in einem Sprachsignal, ebenfalls unter Einsatz: der DFT. Außerdem gibt es für die DFT weite Anwendungsbereiche, z. B. die Analyse von Erdbebenwellen, Hirnströmen, Radarsignalen usw.

Die Erfindung betrifft also eine arithmetische Einheit zur Durchführung einer Rechenoperation wie sie auch bei Berechnung einer DFT auffällt. Zur Verallgemeinerung kann man W-'= χ setzen. Damit ist Gl. (1) nur ein Sonderfall dieser Rechenoperation. Sie ist auch anwendbar, wenn die Konstante λ andere Werte hat. Nimmt man z. B. an, daß

sei, so ergibt sich für die zu berechnende Größe zu

N-I

Σ .v_t/-'

It = O

für eine Datenfolge {**} reeller Zahlen. Aus der Gegenüberstellung von Gleichung (4) und Gleichung (5) kann man nun verstehen, daß das Ergebnis dieser Operation das Ausgangssignal ist, das man erhält, wenn alle digitalen Daten in ein rekursives digitales Filter eingelesen sind, das durch folgende Transferfunktion hat:

H(Z) =

(II)

Das durch die Gleichung (11) gekennzeichnete: digitale Filter hat denselben Aufbau wie das nach F i g. 2. Der einzige Unterschied besteht darin, daß der Koeffizient, mit dem der Multiplizierer 25 multip' ziert, anstatt von W-' nunmehr λ ist und daß das Verzögerungselement 24, der Addierer 22 und der Multiplizierer 25 lediglich für einen Realteil ausgelegv. sind, da sowohl die Daten (s. oben) als auch der Koeffizient reell sind. In der in F i g. 2 gezeigten Schaltung muß zur Durchführung dieser Operation die

Multiplikation mit λ = rr^ lediglich N mal stattfinden.

Man kann nun Gleichung (11)durch Multiplikation von Zähler und Nenner mit Σ \'Z~ ' für m = :· wie folgt modifizieren:

H(Z) =

V₇-)

(12)

Ein digitales Filter mit der Übertragungsfunktion nach Gleichung (12) besteht aus einem rekursiven Pfad,

dargestellt durch den Nenner, und einem nicht rekursiven Pfad, dargestellt durch den Zähler. Da das gewünschte Ergebnis dieser Operation gleich dem Ausgang des Filters ist, wenn die digitale Datenfolge j**) vollständig in das durch Gleichung (12) dargestellte digitale Filter eingelesen worden ist, muß die Operation im nicht reskursiven Pfad lediglich einmal während der gesamten Dauer vorgenommen werden. 1st daher das digitale Filter nach F i g. 4 aufgebaut und, wie oben angenommen, die Anzahl der Stufen der Verzögerungselemente /n=3, so ist der Koeffizient, mit dem im Multiplizierer 46 multipliziert wird, gleich α³= 1/2. Zur Multiplikation eines digitalen Signals mit 1/2 ist kein normaler Multiplizierer nötig. Diese Operation kann mit einem 1-Bit-Schieberegister durchgeführt werden. Wird also z. B. 0,25 binär gleich 0,01, dann ist 1/2 χ 0,25 = 0,125 binär gleich 0,001. Um mit 1/2 zu multiplizieren, ist also lediglich eine Verschiebung um 1 Bit notwendig. In anderen Worten: Der Multiplizierer 46 muß nicht als normaler Multiplizierer ausgebildet sein; ein bloßes 1-Bit-Schieberegister (Flip-Flop) genügt. Es reicht aus, die Multiplikation im nicht rekursiven Pfad auszuführen, der einen normalen Multiplizierer einmal während der gesamten Dauer benötigt, so daß schließlich die gesamte Anzahl der Multiplikationen lediglich gleich zwei wird. Im Gegensatz dazu, daß bei der Schaltung nach F i g. 2 N Multiplikationen notwendig sind, sind bei der arithmetischen Einheit nach Fig.4 lediglich zwei Multiplikationen notwendig. Bei einer Annahme von /V= 100 folgt als Ergebnis eine Reduzierung der Anzahl der Multiplikationen um 1/50. Ähnliches gilt für die arithmetische Einheit nach F i g. 6. Das oben beschriebene Beispiel verwendet anstelle des vereinfachten Multiplizierers 46 in der arithmetischen Einheit zur

Durchführung des DFT gemäß F i g. 4 ein 1-Bit-Schieberegister. In jedem Fall besteht das grundlegende Konzept der Erfindung darin, daß in eine arithmetische Einheit zur Multiplikation von am Eingang eingelesener Daten mit aufeinander folgenden Potenzen einei Konstanten in absteigender oder aufsteigender Ordnung und zur Akkumulation der Produkte ein rekursivei Pfad mit folgenden Eigenschaften vorgesehen ist: Ei benötigt keinen Multiplizierer und diejenigen Operationen, die eine Multiplikation wirklich erforderlich machen, werden lediglich dann durchgeführt, wenn die Daten am Eingang im wesentlichen in den rekursiver Pfad eingelassen worden sind. Daher reduziert die Erfindung ganz erheblich die Anzahl von Multiplikationsvorgängen im Vergleich mit Schaltungen bekannter Art und ergibt außerdem noch eine erheblidi vereinfachte Schaltung, eine Verringerung der Größe einer derartigen Anlage und eine Erhöhung dei Betriebsgeschwindigkeit.

Außerdem ergibt sich eine erhebliche Vereinfachuni dadurch, daß lediglich serielle Bauelemente vorgeseher sind und daß auch für die Verzögerungselemente serielle Elemente, z. B. Schieberegister, eingesetzt werden können.

Die Ausführungsbeispiele sind also Konkretisierungen einer arithmetischen Einheit, die Operationer durchführen kann, die durch die Formel

k = 0

(wobei λ eine Konstante ist)

darstellbar sind, indem die Koeffizienten der Multiplika tionen geändert werden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Arithmetische Einheit zur Berechnung der bei der diskreten Fourier-Transformation DFT (Xt) benötigten Größe

N-I

Zx_kW^kl

/t = 0

bei der {xk\ eine N Punkte aufweisende digitale Datenfolge, / die Anzahl der diskreten Werte im Fourier-Spektrum mit 0</<ΛΛ1 und W=exp(-j2!t/N) ist, bei der die Datenfolge {x_t\ dem ersten Eingang eines Addierers zugeführt wird, und der Ausgang desselben über einen durch eine mehrstufige Verzögerungsschaltung und einen Multiplizierer gebildeten rekursiven Pfad dem zweiten Eingang des Addierers zugeführt wird, dadurch gekennzeichnet, daß die Verzögerungsschaltung durch m hintereinander geschaltete jeweils für die Dauer eines Datums (xt) der Datenfolge \xk] verzögernde Stufen (43—1 bis 43— m)gebildet wird, daß m, der Gleichung

I ■ in = — mal (ganze Zahl)

genügt, und daß der im Rekursionspfad vorgesehene Multiplizierer (46) derart ausgebildet ist, daß er je nach der Wahl von m eine Multiplikation mit W-'"¹=+ 1, —1, +j oder —j durchführt, und daß Schalter (48-0 bis 48-(m-l)) vorgesehen sind, die nach Zuführung der Datenfolge {**} die an den Eingängen der m Stufen der Verzögerungsschaltung anstehenden Signale weiteren (m— 1) Multiplizierern zuführen, in denen sie mit den Konstanten W-"¹ für Jt= 1,2,.., (m- 1) zur Ableitung der Summanden der Größe multipliziert werden und in einem weiteren Addierer (45) die Akkumulation der Summanden erfolgt.

2. Arithmetische Einheit zur Berechnung der bei der diskreten Fourier-Transformation benötigten Größe

20

25

jo

N-I

45

bei der {**} eine N Punkte aufweisende digitale Datenfolge, / die Anzahl der diskreten Werte im Fourier-Spektrum mit 0<l<N-\ und W=exp(—j2}t/N) ist, bei der zwei jeweils durch einen Addierer, eine Verzögerungsschaltung und einen Multiplizierer gebildete rekursive Pfade in Serie geschaltet sind, in denen der Addierer das Eingangssignal und das über den rekursiven Pfad ermittelte Signal addiert, dadurch gekennzeichnet, daß die Verzögerungsschaltung (63) des ersten rekursiven Pfades eine Verzögerung für die Dauer von m Daten (xk) der Datenfolge {**} bewirkt, daß m der Gleichung

I · m = -Ύ~ mal (ganze Zahl)

genügt, und daß der im ersten rekursiven Pfad vorgesehene Multiplizierer (64) derart ausgebildet ist, daß er je nach Wahl von m eine Multiplikation mit W-'^m= +1,-1, +./oder -./durchführt, und daß ein Schalter (65) vorgesehen ist, der während der Zuführung der letzten m Daten der Datenfolge {χι,} den Ausgang des ersten rekursiven Pfades mit dem Eingang des zweiten rekursiven Pfades verbindet, und daß der im zweiten rekursiven Pfad vorgesehene Multiplizierer (68) zur Ableitung der Summanden der Größe eine Multiplikation mit einer Konstanten W-'durchführt

3. Arithmetische Einheit zur Berechnung der bei der diskreten Fourier-Transformation DFTfAi) benötigten Größe

N-I

Σ xtw".

t = 0

bei der [xt] eine N Punkte aufweisende digitale Datenfolge, / die Anzahl der diskreten Werte im Fourier-Spektrum mit O^ /</V— 1 und W— exp(— j2jt/N)\st, bei der zwei jeweils Addierer, Verzögerungsschaltungen und Multiplizierer aufweisende rekursive Pfade in Serie geschaltet sind, und der Addierer im ersten rekursiven Pfad das Eingangssignal und das über den rekursiven Pfad ermittelte Signal addiert, dadurch gekennzeichnet, daß die Verzögerungsschaltung (73) des ersten rekursiven Pfades eine Verzögerung für die Dauer von m Daten der Datenfolge {χι] bewirkt, daß m der Gleichung

N Im — — mal (ganze Zahl)

genügt, und daß der im ersten Rekursionspfad vorgesehene Multiplizierer (74) derart ausgebildet ist, daß er je nach Wahl von m eine Multiplikation mit IV¹""= +1,-1, +7 oder —j durchführt, und daß ein Schalter (75) vorgesehen ist, der während der Zufuhr der letzten m Daten der Datenfolge (*>} den Ausgang des ersten rekursiven Pfades mit dem Eingang des zweiten rekursiven Pfades verbindet, daß die Verzögerungsschaltung (77, 78) im zweiten rekursiven Pfad zweistufig ausgebildet ist, und daß der Ausgang der ersten Stufe (77) über einen Multiplizierer (79) an den Addierer (76) im zweiten rekursiven Pfad und der Ausgang der zweiten Stufe (78) der Verzögerungsschaltung direkt an den Addierer (76) im zweiten rekursiven Pfad zurückgeführt ist, daß ferner ein weiterer Addierer (82) vorgesehen ist, dem zur Ableitung der Summanden der Größe der Ausgang des Addierers (76) des zweiten rekursiven Pfades über einen zweiten Schalter (80) und der Ausgang der ersten Stufe (77) der Verzögerungsschaltung im zweiten rekursiven Pfad über einen dritten Schalter (81) und einen weiteren Multiplizierer (83) zugeführt wird.

4, Arithmetische Einheit nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß in dem im rekursiven Pfad vorgesehenen Multiplizierer (46, 64, 74) zur Multiplikation mit +1,-1, +ybzw. —j

a) für eine Multiplikation mit »+1« der Multiplikand ohne Veränderung weitergeleitet wird,

b) für eine Multiplikation mit »-1« die Polarität des Multiplikanden invertiert wird,

c) für eine Multiplikation mit »+y« Real- und Imaginärteil des Multiplikanden vertauscht und die Polarität des dadurch gebildeten Realteils invertiert wird, oder

d) für eine Multiplikation mit »-/« Real- und Imaginärteil vertauscht und die Polarität des dadurch gebildeten Imaginärteils invertiert wird.

Die Erfindung betrifft eine Arithmetische Einheit der in den Oberbegriffen der Patentansprüche 1, 2 und 3 angegebenen ArL

Wie bekannt, benötigt man die Berechnung des angegebenen Ausdruckes