KR960043562A - 복조기에서 산술연산을 수행하는 회로 - Google Patents

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에스. 코드라 그레그
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Abstract

동위상 신호 I(n)과 4상 신호Q(n)으로부터 반경값과 위상값을 결정하는 회로(10)는 양호하게 CORDIC 알고리즘을 사용하여 초기 동위상 신호와 4상 신호에 기초하여 위상값과 반경값을 반복적으로 근사화한다. 회로(10)는 멀티-타스크 산술유닛(50)과, 메모리(20)와 콘트롤러(30)를 포함한다.
멀티-타스크 산술유닛은 여러가지 산술연산을 수행하기 위해서 레지스터(12, 14, 16)와, 멀티플렉서(18, 22)와, 시프트 레지스터(24, 25)와 가산기(26)를 포함한다. 회로(10)는 또한 반경값과 위상값을 필터링하는데에 후속적으로 사용되는 반경값과 위상값의 해결값을 여러가지 시점에서 기억하는 동적 메모리(32)를 포함한다.

Description

복조기에서 산술연산을 수행하는 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라서 반경값과 위상값을 결정하기 위한 회로의 개략적 블록도, 제2도는 본 발명에 따라서 여러가지 산술연산을 수행하기 위한 병열 프로세서의 개략적 블록도.

Claims (3)

  1. 동위상 신호와 4상 신호로부터 반경값과 위상값을 결정하는 회로에 있어서, 동위상 레지스터; 4상 레지스터와; 각도 레지스터와; 상기 동위상 레지스터, 4상 레지스터 및 각도 레지스터에 동작가능하게 커플링된 제1멀티플렉서와; 위상 분할 정보를 기억하는 메모리와; 상기 동위상 레지스터, 4상 레지스터 및 메모리에 동작가능하게 커플링된 제2멀티플렉서와; 상기 2멀티플렉서에 동작 가능하게 커플링되고, 곱셈 연산의 적어도 한 부분을 수행하는 시프트 레지스터와; 상기 시프트 레지스터와 제1멀티플렉서에 동작가능하게 커플링된 가산기와; 상기 가산기의 출력과, 동위상 레지스터와, 4상 레지스터와 각도 레지스터에 동작 가능하게 커플링된 어큐뮬레이터 레지스터와; 상기 동위상 레지스터, 4상 레지스터, 각도 레지스터, 제1멀티플렉서, 제2멀티플렉서, 시프트 레지스터, 가산기, 어큐뮬레이터 레지스터 및 메모리에 제어신호를 제공하는 콘트롤러를 포함하며; 상기 제어신호에 기초하여, 반경값과 위상값은 동위상 신호와 4상 신호에 기초하여 반경값과 위상값을 반복적으로 근사화하므로써 동위상 신호와 4상 신호로부터 결정되는 것을 특징으로 하는 동위상 신호와 4상 신호로부터 반경값과 위상값을 결정하는 회로.
  2. 여러가지 산술연산을 수행하는 멀티-타스크 산술유닛에 있어서, 동위상 레지스터; 4상 레지스터와; 각도 레지스터와; 상기 동위상 레지스터, 4상 레지스터 및 각도 레지스터에 동작가능하게 커플링된 제1멀티플렉서와; 상기 동위성 레지스터와, 4상 레지스터에 동작 가능하게 커플링된 제2멀티플렉서와; 상기 제1멀티플렉서에 동작 가능하게 커플링되고, 곱셈 연산의 적어도 한 부분을 수행하는 제1시프트 레지스터와; 상기 제2멀티플렉서에 동작 가능하게 커플링되고, 곱셈 연산의 적어도 한 부분을 수행하는 제2시프트 레지스터와; 상기 제1시프트 레지스터와 제2시프트 레지스터에 동작 가능하게 커플링된 제1가산기와; 상기 제1가산기의 출력과, 동위상 레지스터와, 4상 레지스터와 각도 레지스터와 제1멀티플렉서에 동작 가능하게 커플링된 어큐뮬레이터 레지스터와; 상기 동위상 레지스터, 4상 레지스터, 각도 레지스터, 제1멀티플렉서, 제2멀티플렉서, 제1시프트 레지스터, 제2시프트 레지스터, 제1가산기 및 어큐뮬레이터 레지스터에 제어신호를 제공하는 콘트롤러를 포함하며; 상기 제어신호에 기초하여, 여러가지 산술연산이 수행되는 것을 특징으로 하는 멀티-타스크 산술유닛.
  3. 여러가지 산술연산을 수행하는 병렬 프로세서에 있어서, 가. 동위상 레지스터; 4상 레지스터와; 각도 레지스터와; 상기 동위상 레지스터, 4상 레지스터 및 각도 레지스터에 동작가능하게 커플링된 제1멀티플렉서와; 상기 동위상 레지스터와, 4상 레지스터에 동작가능하게 커플링된 제2멀티플렉서와; 상기 제1멀티플렉서에 동작 가능하게 커플링되고, 곱셈 연산의 적어도 한 부분을 수행하는 제1시프트 레지스터와; 상기 제2멀티플렉서에 동작 가능하게 커플링되고, 곱셈연산의 적어도 한 부분을 수행하는 제2시프트 레지스터와; 상기 제1시프트 레지스터와 제2시프트레지스터에 동작 가능하게 커플링된 제1가산기와; 상기 가산기의 출력과, 동위상 레지스터와, 4상 레지스터와 각도 레지스터와 제1멀티플렉서에 동작 가능하게 커플링된 어큐뮬레이터 레지스터를 각각 포함하는 다수의 멀티-타스크 산술유닛과; 나. 상기 각각의 멀티-타스크 산술유닛에 동작가능하게 커플링된 데이타 버스와; 다. 상기 각각의 멀티-타스크 산술유닛에 동작 가능하게 커플링된 메모리와; 라. 상기 각각의 멀티-타스크 산술유닛에 동작 가능하게 커플링된 동적 메모리와; 마. 상기 다수의 멀티-타스크 산술유닛의 각각에 제어신호를 제공하는 콘트롤러를 포함하며; 상기 제어신호에 기초하여, 여러가지 산술연산이 병렬 프로세서에 의해 수행되는 것을 특징으로 하는 병렬 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960014926A 1995-05-04 1996-05-03 복조기에서 산술연산을 수행하는 회로 KR960043562A (ko)

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