KR950033803A - 다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법 - Google Patents

다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법 Download PDF

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Abstract

데이타 프로세서(40)의 다중비트 시프트 장치(50)는 정규곱셈 연산에 사용하기위한 수정 부쓰 레코딩된 멀티플라이어(modified Booths recorded multplier)와 같은 멀티플라이어(55)를 포함한다. 상기 다중 비트시프트 장치(50)는 또한 회로 면적을 절약하기 위해 프로그램가능 좌·우 시프트를 실행하는데 상기 멀티플라이어(55)를 사용한다. 시프트 연산동안, 재사상(remapping)회로(54)는 시프트 카운트를 수신하여 재사상된 신호를 제공하도록 시프트 방향에 따라서 상기 시프트 카운트를 재사상한다. 상기 멀티플라이어(55)는 자체 입력에서 시프트 피연산자 및 재사상된 신호 모두를 수신한다. 상기 멀티플라이어(55)는 자체 출력에서 제1시프트 결과를 제공한다. 한 실시예에서, 출력 시프트(57)는 제1시프트 결과를 상기 시프트 방향에 따라 선택적으로 고정량만큼 시프트 하므로써 제2시프트 결과를 제공한다. 상기 제2시프트 결과는 공통 비트 위치에서 좌·우 시프트 모두의 출력을 포함한다.

Description

다중 비트 시프트 장치, 이것을 이용한 데이타 프로세서, 및 다중 비트 시프트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 데이타 프로세서를 포함하는 데이타 처리 시스템을 도시한 도면, 제5도는 본 발명의 제2실시예에 따른 ALU를 블럭도 형태로 도시한 도면.

Claims (4)

  1. 시프트 및 곱셈 연산을 실행하는 장치(50)로, 제1피연산자 (operand)를 수신하는 제1레지스터(51)와; 제2피연산자를 수신하는 제2레지스터(52)와; 제2레지스터(52)에 연결된 입력, 시프트 방향 신호를 수신하는 제1 제어 입력, 모드 신호를 수신하는 제2제어 입력, 및 출력을 가지며, 곱셈 연산 또는 시프트 연산을 나타내는 상기 모드 신호에 응답하여 상기 출력에 재사상된(remapped) 신호 또는 상기 제2피연산자를 선택적으로 제공하고, 상기 재사상된 신호는 상기 시프트 방향 신호에 의해 결정된 상기 제2피연산자로부터 디코딩되는 재사상 회로(52); 및 상기 제1레지스터(51)에 연결된 제1입력, 상기 재사상 회로(54)의 상기 출력에 연결된 제2입력, 및 상기 제1 및 제2입력의 곱을 제공하는 출력을 가지며, 상기 곱은 상기 곱셈 연산동안 상기 제1 및 제2피연산자의 곱이거나 또는 상기 시프트 연산동안 상기 내사상된 신호와 상기 제1피연산자의 곱에 일치하는 제1시프트 결과인 멀티플라이어(55)를 구비하는 것을 특징으로 하는 시프트/곱셈 연산 실행장치.
  2. 다중 비트(multibit)시프트 장치를 가진 데이타 프로세서(40)로써, 명령을 인출(fetch)하는 어드레스(46) 및 데이타(45)와; 상기 데이타 경로(45)에 연결되어, 이 데이타 경로를 거쳐 시프트 및 곱셈 명령을 포함한 다수의 명령을 수신하며, 상기 다수의 명령에 응답하여 다수의 제어 신호를 제공하고, 시프트 명령에 응답하여 실행될 시프트 연산 또는 곱셈 명령에 응답하여 실행될 곱셈 연산을 나타내는 모드 신호를 제공하며, 상기 시프트 명령에 응답하여 시프트 방향 신호를 제공하는 명령 디코더(41); 및 상기 명령 디코더(41)에 연결되어, 제1피연산자를 수신하는 제1레지스터(51)와; 제2피연산자를 수신하는 제2레지스터(52)와; 제2레지스터(52)에 연결된 입력, 시프트 방향 신호를 수신하는 제1제어 입력, 상기 모드 신호를 수신하는 제2제어 입력, 및 출력을 가지며, 상기 곱셈 명령 또느 시프트 명령을 각각 나타내는 상ㅊ기 모드 신호에 응답하여 상기 출력에 재사상된 신호 또는 상기 제2피연산자를 선택적으로 제공하고, 상기 재사상된 신호는 상기 시프트 방향 신호에 의해 결정된 상기 제2피연산자로부터 디코딩되는 재사상 회로(52); 및 상기 제1레지스터(51)에 연결된 제1입력, 상기 재사상 회로(54)의 상기 출력에 연결된 제2입력, 및 상기 제1 및 제2입력의 곱을 제공하는 출력을 가지며, 상기 곱은 상기곱셈 연산동안 상기 제1 및 제2피연산자의 곱이거나 또는 상기 시프트 연산동안 제1시프트 결과인 멀티플라이어(55)를 포함한 ALU(50)를 구비하는 것을 특징으로 하는 데이타 프로세서.
  3. 다중 비트 시프트 방법으로, 제1입력으로 시프트 연산자(shift operand)를 수신하는 단계와; 제2입력으로 시프트 카운트(shift count)를 수신하는 단계와; 시프트 방향 신호로써 결정된 상기 시프트 카운트로 부터 디코딩된 재사상된 신호를 제공하도록 상기 시프트 방향 신호에 의해 결정된 바와 같이 상기 시프트 카운트를 재사상하는 단계와; 상기 시프트 피연산자를 멀티플라이어 회로(55)의 제1입력에 제공하는 단계와; 상기 재사상된 신호를 상기 멀티플라이어 회로(55)의 제2입력에 제공하는 단계; 및 시프트 결과로써 상기 멀티플라이어 회로(55)의 출력을 제공하는 단계를 포함하는 것을 특징으로 하는 다중 비트 시프트 방법.
  4. 다중 비트 시프트 방법으로, 시프트 피연산자를 수신하는 단계와; 시프트 카운트 n를 수신하는 단계와; 시프트 방향 신호를 수신하는 단계와; 상기 시프트 방향 신호가 제1방향을 나타내는 경우에는 2k-1(이때, k는 상기 시프트 피연산자-1의 비트수를 나타냄)에 일치하는 제1재사상된 신호에 대해 상기 시프트 카운트 n를 재사상하는 단계와; 상기 시프트 카운트 n가 제로에 일치하지 않는 경우에는 2n-1에 일치하는 제2재사상된 신호에 대해서, n이 제로에 일치하는 경우, 즉 상기 시프트 방향 신호가 제2방향을 나타내는 경우에는 제로에 일치하는 제2재사상된 신호에 대해 상기 시프트 카운트 n을 재사상하는 단계와; 상기 시프트 피연산자를 멀티프라이어 회로(55)의 제1입력에 제공하는 단계와; 상기 시프트 방향 신호가 상기 제1방향을 나타내는 경우에는 상기 제1재사상된 신호를, 상기 시프트 방향 신호가 제2방향을 나타내는 경우는 상기 제2재사상된 신호를 상기 멀티프라이어 회로(55)의 제2입력에 제공하는 단계; 및 상기 멀티플라이어 회로(55)의 출력을 제1시프트 결과로써 제공하는 단계를 구비하며, 그에 따라 상기 시프트 피연산자의 시프팅이 전용 시프팅회로 없이도 상기 멀티플라이어 회로(55)를 통한 지연 시간보다 조금 긴 시간량 이내에 발생하게 되는 것을 특징으로 하는 다중 비트 시프트 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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