KR950033804A - 결합 멀티플라이어/시프터 및 이를 위한 방법 - Google Patents

결합 멀티플라이어/시프터 및 이를 위한 방법 Download PDF

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Abstract

결합된 멀티플라이어/시프터(150)는 전용(dedicated) 고속 시프터 없이 곱셈 및 프로그래밍 가능 좌·우 시프트를 실행하기 위해 기존의 고속 멀티플라이어(55)를 사용한다. 시프트 모드에서 사용된 시프트 디코더는 시프트 카운트 및 시프트 방향에 따른 제1레코딩된 신호를 제공한다. 레코더(161)는 제2의 레코딩된 신호를 제공하기 위한 곱셈 모드에서 승수 입력을 레코딩한다. 멀티플라이어 어레이(163)는 자체 피승수 입력에서 피승수 또는 시프트 피연산자를 수신하며, 모드에 따라 상기 제1 또는 제2 레코딩된 신호를 선택적으로 사용한다. 상기 멀티플라이어 어레이(163)의 출력은 곱셈 모드에서 곱 또는 시프트 모드에서 제1시프트 결과이다. 출력 시프터(157)는 제2 최종 시프트 결과를 제공하도록 상기 시프트 방향에 따라 제1시프트 결과를 선택적으로 조정한다.

Description

결합 멀티플라이어/시프터 및 이를 위한 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 데이타 프로세서를 포함하는 데이타 처리 시스템을 도시한 도면, 제3도는 본 발명의 한 실시예에 따른 ALU를 블럭도 형태로 도시한 도면.

Claims (3)

  1. 결합(combined) 멀티플라이어/시프터(150)로서, 곱셈 모드에서는 피승수(multiplicand)이고, 시프트 모드에서는 시프트 피연산자(shift operand)인 제1피연산자를 수신하는 제1레지스터(1510와; 상기 곱셈 모드에서는 승수(multiplier)이고, 상기 시프트 모드에서는 시프트 카운트(shift count)인 제2피연산자를 수신하는 제2레지스터(152)와; 상기 제2레지스터(152)에 연결된 제1입력, 시프트 방향 신호를 수신하는 제2입력, 및 상기 제2피연산자의 소정의 비트와 상기 시프트 방향 신호에 응답하여 다수의 디코딩된 출력 신호를 제공하는 출력을 가진 시프트 디코더(160)와; 상기 제2레지스터(152)에 연결된 입력, 및 상기 제2피연산자에 응답하는 제1의 다수의 레코딩된 출력 신호를 제공하는 출력을 가진 레코더(161)와; 상기 시프트 디코더(16)의 상기 출력에 연결된 제1입력, 상기 레코더(161)의 상기 출력에 연결된 제2입력, 제어 신호를 수신하는 제어 입력, 및 출력을 가지며, 상기 제어 신호는 상기 멀티플렉서(162)로 하여금 상기 시프트 모드에서는 상기 제1입력을 상기 곱셈 모드에서는 상기 제2입력을 선택하게 하는 멀티플렉서(162); 및 상기 제1레지스터(151)에 연결된 피승수 입력, 상기 멀티플렉서(162)의 상기 출력에 연결된 승수 입력, 및 상기 결합 멀티프라이어/시프터(150)의 제1 출력을 제공하는 출력을 가진 멀티플라이어 어레이(163)를 포함하며, 그에 따라 상기 결합 멀티플라이어/시프터(150)의 상기 제1출력이 상기 곱셈 모드에서는 상기 승수와 피승수의 곱을 나타내고, 상기 시프트 모드에선 상기 시프트 카운트로 결정된 량만큼 시프트된 상기 시프트 피연산자를 나타내는 것을 특징으로 하는 결합 멀티플라이어/시프터.
  2. 결합 멀티플라이어/시프터(150)로서, 곱셈 모드에서는 피승수이며 시프트 모드에선 시프트 피연산자인 제1피연산자를 수신하는 제1입력(151)과; 상기 곱셈 모드에선 승수이고, 상기 시프트 모드에선 시프트 카운트인 제2피연산자를 수신하는 제2입력(152)과; 상기 제2입력(152)에 연결되어 상기 제2피연산자의 다수의 비트그룹에 응답하며, 각각 상기 제2피연산자의 대응 비트값에 의해 결정된 제1소정수의 레코딩 상태중 하나를 나타내는 레코딩된 신호의 대응하는 다수의 제1그룹을 제공하는 제1레코딩 회로(161)와; 상기 제2입력(152)에 연결되어 상기 제2피연산자의 상기 다수의 비트 그룹에 응답하며, 각각 상기 제2피연산자의 대응 비트값에 의 해 결정된 제2소정수의 레코딩 상태중 하나를 나타내는 레코딩된 신호의 대응하는 다수의 제2그룹을 제공하는 제2레코딩 회로(160)로서, 상기 제2소정수가 상기 제1소정수보다 작은 제2레코딩 회로; 및 상기 제1피연산자를 수신하는 피승수 입력, 상기 곱셈 모드에서 상기 레코딩된 신호의 다수의 제1그룹을 수신하거나 상기 시프트 모드에서 상기 레코딩된 신호의 다수의 제2그룹을 수신하는 승수 입력, 및 상기 제1 및 제2입력의 곱을 제공하는 출력을 가진 멀티플라이어 어레이(163)를 포함하며, 상기 결합 멀티프라이어/시프터(150)는 상기 멀티프라이어 어레이(163)의 상기 출력을 상기 곱셈 모드에선 상기 승수와 피승수의 곱으로써 제공하고 상기 시프트 모드에선 제1시프트 결과(shift result)로써 제공하느 것을 특징으로 하는 결합 멀티플라이어/시프터.
  3. 멀티플라이어 어레이(163)를 사용하는 곱셈 및 시프트 동작을 실행하는 방법으로, 곱셈 모드에선 피승수를, 시프트 모드에선 시프트 피연산자를 나타내는 제1피연산자를 상기 멀티플라이어 어레이(163)의 피승수 입력에 대해 제공하는 단계와; 상기 곱셈 모드에선 승수를, 상기 시프트 모드에선 시프트 카운트를 나타내는 제2피연산자를 수신하는 단계와; 각각 제1소정수의 레코딩 상태중 하나를 나타내는 레코딩된 신호의 다수의 제1그룹을 제공하도록 상기 곱셈 모드에서 상기 승수를 레코딩하는 단계와; 각각 제2소정수의 레코딩 상태중 하나를 나타내는 레코딩된 신호의 다수의 제2그룹을 제공하도록 상기 시프트 모드에서 상기 시프트 카운트를 레코딩하는 단계로서, 상기 제2소정수가 상기 제1소정수보다 작은 레코딩 단계와; 각각 제3소정수의 레코딩 상태중 하나를 나타내는 레코딩된 신호의 다수의 제3그룹을 상기 시프트 모드에서 상기 레코딩된 신호의 다수의 제1그룹에 응답하거나 상기곱셈 모드에서 상기 레코딩된 신호의 다수의 제2그룹에 응답하여 상기 멀티플라이어 어레이(163)의 레코딩된 신호 입력에 제공하는 단계; 및 상기 멀티플라이어 어레이(163)의 출력을 곱셈 모드에선 곱으로, 그리고 상기 시프트모드에선 제1시프트 결과로써 제공하는 단계를 포함하는 것을 특징으로 하는 멀티플라이어 어레이를 사용한 곱셈 및 시프트 동작 실행 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950013721A 1994-05-26 1995-05-25 결합멀티플라이어/시프터및이를위한방법 KR100365060B1 (ko)

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