KR890002756A - 데이타 처리가속기 - Google Patents

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Abstract

내용없음

Description

데이타 처리가속기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 병렬데이타 처리시스템의 개략도, 제 2도는 본 발명에 따라 구성된 데이타처리 소자의 블록선도.

Claims (22)

  1. 산술/논리장치(ALU)가 인가된 신호들로서 2진 논리연산을 수행하도록 전자회로소자를 구비하고 : 선택논리수단이 인가된 입력신호의 보수인 출력신호를 제공하며, 상기 ALU가 상기 출력신호를 수신하도록 구비되는 것을 특징으로 하는 데이타 처리소자.
  2. 제 1항에 있어서, 상기 입력신호가 제 1입력신호이고, 상기 논리수단이 제 1신호와 제 2입력신호를 수신하도록 배타적논리합게이트를 구비하며, 상기 배타적논리합게이트가 상기 제 1신호와 동시에 인가된 제 2신호상에서 제 1신호의 보수로서 상기 출력신호에 제공되도록 구비되는 것을 특징으로 하는 데이타 처리소자.
  3. 제 2항에 있어서, 신호를 기억하기 위한 메모리수단과, 상기 메모리수단내에 기억된 신호가 배타적논리합게이트로서, 사용가능하며, 상기 메모리수단에 제 2신호를 기억시키고, 상기 배타적논리합게이트에 제 1신호를 인가함으로써, 상기 배타적논리합게이트가 출력신호를 제공하도록 추가로 구비되는 것을 특징으로 하는 데이타 처리소자.
  4. 제 3항에 있어서, 상기 기억수단이 신호를 기억하도록 제어신호와 반응하는 것을 특징으로 하는 데이타 처리소자.
  5. 제 4항에 있어서, 상기 메모리수단이 1비트신호를 기억하도록 레지스터인 것을 특징으로 하는 데이터 처리소자.
  6. 제 3항에 있어서, 멀티플렉서 수단이 복수의 신호를 수신하며 상기 수신 신호들중 하나가 멀티플렉서 수단의 출력에 직결되고, 상기 ALU가 상기 배타적논리합게이트, 제 2입력 및 출력으로부터 출력신호를 수신하기 위한 제 1입력을 구비하며, 상기 멀티플렉스 수단이 ALU 출력과 제 2신호상에서 신호를 수신하도록 연결되고, 상기 멀티플렉서 수단은 ALU 출력신호나 제 2 신호중 어느 하나를 상기 멀티플렉서 수단 출력에 직결되도록 멀티플렉서 수단의 제어신호와 반응함으로써, 상기 ALU 제 2입력과 메모리수단이 상기 멀티플렉서 수단 출력상에 나타난 신호를 수신하도록 연결되는 것을 추가로 구비하는 것을 특징으로 하는 데이타 처리소자.
  7. 상기 데이타 처리소자가 산술/논리장치(ALU)를 포함하고, ALU가 인가된 신호의 2진 논리연산을 수행하는 전산회로소자를 구비하는 데이타 처리소자용 데이타 처리가속기에 있어서, 선택논리 수단이 상보형 출력신호를 인가된 입력신호에 제공하고 상기 ALU가 상기 상보형출력신호를 수신하도록 되어 있는 것을 특징으로 하는 데이타 처리가속기.
  8. 제 7항에 있어서, 상기 입력신호가 제 1입력신호이고, 상기 논리수단이 상기 제 1신호 및 제 2입력신호를 수신하도록 배타적논리합게이트를 구비하며, 상기 게이트는 상기 제 2 신호가 상기 제 1신호와 동시에 인가될 경우에만 상기 상보형 출력신호를 구비하고, 상기 게이트가 상기 제 2신호가 없을때에도 제 1신호와 동일한 출력신호를 제공하는 것을 특징으로 하는 데이타 처리가속기.
  9. 제 7항에 있어서, 신호를 기억하는 메모리 수단과 상기 메모리 수단에 기억된 신호가 상기 논리 수단에 이용할 수 있도록 구비되고, 제 2신호에 제 1신호가 동시에 인가될 경우에만 상기 논리 수단이 상보형 출력신호를 제공하며 상기 메모리 수단에 제 2신호를 기억함으로써 상기 논리 수단이 인가된 제 1신호에 대한 상보형 출력신호를 제공하도록 추가로 구비하는 것을 특징으로 하는 데이타 처리가속기.
  10. 제 9항에 있어서, 상기 메모리 수단이 1비트 신호를 기억하도록 레지스터인 것을 특징으로 하는 데이타 처리가속기.
  11. 제 8항에 있어서, 신호를 기억하기 위한 메모리 수단과, 상기 메모리 수단내에 기억된 신호가 배타적 논리합게이트로서 사용가능하며, 상기 게이트는 상기 제 2신호가 메모리 수단에 기억될때에만 상기 상보형 출력신호를 제공하도록 추가로 구비하는 것을 특징으로 하는 데이타 처리가속기.
  12. 제 11항에 있어서, 상기 메모리 수단이 1비트신호를 기억하도록된 레지스터인 것을 특징으로 하는 데이타 처리가속기.
  13. 하나의 입력을 가지며, 인가된 신호의 2진 논리연산을 수행하는 전자회로소자를 구비하는 산술/논리장치(ALU)와: 제 1 및 제 2입력을 가지며, 출력이 상기 ALU입력에 연결된 배타적논리합게이트와: 신호를 기억하며, 상기 배타적논리합게이트의 제 2입력에 연결된 메모리수단과, 상기 메모리수단에 기억된 신호가 상기 게이트 제 2입력에 이용할 수 있도록 구비되며, 상기 메모리 수단과 제 1신호가 기억될때 상기 게이트 제 1입력에 연속적으로 인가된 신호들이 상기 ALU에 보충되고 인가되는 것을 특징으로 하는 데이타 처리소자.
  14. 제 13항에 있어서, 상기 메모리 수단은 1비트신호를 유지하기 레지스터인 것을 특징으로 하는 데이타 처리소자.
  15. 제 13항에 있어서, 상기 ALU입력이 제 1입력이고 상기 메모리 수단이 제 1메모리 수단이며 상기 ALU가 추가로 제 2 및 제 3입력과 제 1및 제 2출력을구비하고, 상기 ALU 제 1및 제 2입력에 인가된 2진 신호가 부여되며 추가로 캐리-인 신호를 추가하고 상기 ALU 제 3입력과 제 2출력상에 각각 캐리-아우트 신호를 제공하며, 신호를 기억하고, 상기 ALU 제 3입력에 연결된 제 2메모리 수단과, 상기 제 2메모리수단내에 기억된 신호가 상기 ALU 제 3입력에 이용할 수 있으며, 상기 제 1 및 제 2메모리 수단내의 제 1신호를 선택적으로 기억하는 수단이나 상기 제 2메모리수단내의 ALU 제 2출력상의 신호를 기억함으로써, 상기 제 1 및 제 2메모리 수단내의 제 1신호가 기억되고 상기 ALU 제 2입력과 게이트 제 1입력에서 2의 보수의 갯수를 나타내는 제 3의 2진 신호가 인가되고, 상기 제 2메모리 수단의 캐리아우트신호의 기억과 상기 ALU 제 1 및 제 2입력에서 신호를 가산하며, 상기 제 2신호로부터 제 3신호의 감산을 시행하는 것을 특징으로 하는 데이타 처리소자.
  16. 제 15항에 있어서, 상기 제 1 및 제 2메모리 수단이 각기 1비트신호를 유지하도록 개개의 제 1 및 제 2레지스터를 구비하는 것을 특징으로 하는 데이타 처리소자.
  17. 복수의 데이타 처리소자들로 구성된 단일 명령 복수데이타 병렬데이타 처리시스템에 있어서, 개개의 상기 소자들이 인가된 신호에 대한 2진 논리연산을 수행하는 전자회로소자를 구비하는 산술/논리장치와, 인가된 2진입력신호의 보수인 출력신호를 제공하는 선택적인 논리수단을 구비하여 상기 ALU가 상기 출력신호를 수신하도록 되어 있는 것을 특징으로 하는 병렬데이타 처리시스템.
  18. 제 17항에 있어서, 상기 입력신호가 제 1의 2진 입력신호이며, 상기 논리수단이 제 1신호와 제 2진의 2진 입력신호를 수신하도록 배타적논리합게이트를 구비하고, 상기 배타적논리합게이트가 상기 제 2신호와 동시에 제 1신호가 인가될겨우에만상기 제 1신호의 보수인 출력신호를 제공하는 것을 특징으로 하는 병렬데이타 처리시스템.
  19. 제 18항에 있어서, 상기 개개의 소자들이 신호를 기억하는 메모리 수단과 상기 메모리 수단에 기억된 신호가 배타적논리합게이트를 이용할 수 있도록 구비됨으로써 상기 메모리수단내에 상기 제 2신호가 기억되고 배타적논리합게이트에 제 1신호가 인가될때, 상기 배타적논리합게이트가 제 1신호의 보수인 출력신호를 제공하도록 추가로 구비하는 것을 특징으로 하는 병렬데이타 처리시스템.
  20. 제 19항에 있어서, 상기 개개의 소자내의 메모리수단은 신호를 기억하도록 제어신호와 반응하는 것을 특징으로 하는 병렬데이타 처리시스템.
  21. 제 19항에 있어서, 복수의 신호를 수신하며, 수신된 신호중의 하나를 멀티플렉서 수단 출력에 지정하는 멀티플렉서 수단과: 상기 출력신호를 수신하는 제 1 입력과 제 2입력 및 출력을 포함한 ALU와: 상기 ALU 출력과 제 2신호를 수신하도록 연결되어 상기 ALU 출력신호 또는 상기 제 2신호중 하나를 멀티플렉서 출력에 지정하도록 멀티플렉서제어 신호와 반응하는 멀티플렉서 수단을 구비함으로써 상기 ALU 제 2입력과 메모리수단이 상기 멀티플렉서 출력상에 나타난 신호를 수신하도록 추가로 구비하는 것을 특징으로 하는 병렬데이타 처리시스템.
  22. 제 19항에 있어서, 메모리수단인 제 1메모리수단과: 출력신호를 수신하는 제 1입력, 제 2 및 제 3입력과 제 1 및 제 2출력을 포함하며 인가된 2진 신호들을 ALU 및 제 1 및 제 2입력에 부여하고 ALU 제 3입력상에 캐리-인 신호를 수신하여 ALU 제 1및 제 2출력상에 각각 합계와 캐리-아우트신호를 제공하는 ALU와: 신호를 기억하며, 상기 제 2메모리 수단내에 기억된 신호가 ALU 제 3입력으로 이용되는 제 2메모리 수단과: 상기 제 1 및 제 2메모리 수단내의 제 2신호 또는 제 2메모리 수단내의 ALU 제 2출력상의 신호중 하나를 선택적으로 기억하는 수단과: 상기 병렬 데이타 처리시스템내의 각각의 소자에 대한 ALU가 2진 논리연산을 수행하도록 인가된 명령에 대해 각기 반응하고, 동시에 동일한 명령세트에 연결됨으로써,상기 병렬데이타 처리시스템의 선택소자들에 대한 제 1 및 제 2메모리 수단에 제 2신호를 기억하고, 상기 제 1및 제 3의 2진 신호를 각각 상기 게이트와 ALU 제 2입력에 인가하며 추가로 가산명령을 상기 시스템의 소자에 인가하고, 상기 제 2메모리 수단내에 캐리-아우트신호를 기억하고 ALU 제 1 및 제 2입력에 신호를 가산할때 상기 선택소자들의 제 3신호로부터 제 1신호를 감산하고 비선택소자내의 제 1 및 제 3신호를 가산하는 것을 특징으로 하는 병렬데이타 처리시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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