JPS6014368A - １ビツトマイクロプロセツサ - Google Patents
１ビツトマイクロプロセツサInfo
- Publication number
- JPS6014368A JPS6014368A JP58121266A JP12126683A JPS6014368A JP S6014368 A JPS6014368 A JP S6014368A JP 58121266 A JP58121266 A JP 58121266A JP 12126683 A JP12126683 A JP 12126683A JP S6014368 A JPS6014368 A JP S6014368A
- Authority
- JP
- Japan
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- data
- counter
- memory
- data bus
- internal counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 29
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 101150067539 AMBP gene Proteins 0.000 description 1
- 101100476210 Caenorhabditis elegans rnt-1 gene Proteins 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、円滑なカラン１−動作が実行される多段の
カウンタを実現さぜるようにする１ビツトマイクロプロ
セツサに関する。
カウンタを実現さぜるようにする１ビツトマイクロプロ
セツサに関する。
従来から知られている１ビツトマイクロプロセツ→）′
において、１段のカウンタ回路をプログラムによって実
現すると、９ワードを必要どする。したがって、このよ
うなカウンタ回路を多段に構成すると、各カウンタ段に
おいて９ワードのプログラムが必！どなるものであり、
ノＪウンタ回路を多段化するにしたがいＲＯＭ等にお【
プるプログラム記憶エリアが大きくなるものである。
において、１段のカウンタ回路をプログラムによって実
現すると、９ワードを必要どする。したがって、このよ
うなカウンタ回路を多段に構成すると、各カウンタ段に
おいて９ワードのプログラムが必！どなるものであり、
ノＪウンタ回路を多段化するにしたがいＲＯＭ等にお【
プるプログラム記憶エリアが大きくなるものである。
例えば、モトローラ社製の１どツ１〜マイクロプロセッ
リ−（ＭＯ１４５００Ｂ ＞は、４．８．１Ｇ、・・・
ピッ１−のマルチごットプロセッザとは異なり、論理演
算が非常に容易に行なえるものである。しかし、このマ
イクロプロセッサを用いて、例えば６段のカウンタ回路
を実現すると、カウンタの各段に対してそれぞれ９ステ
ツプのプログラムが必要であり、その他にクロック用ど
して５ステツプ用いると、プログラムステップは合計５
９ステツプとなる。つまり、各命令をいずれも１ワード
と考えると、５つワードのプログラムメモリを消費する
ものであり、データメモリとして１３ビツトを消費する
ようになる。
リ−（ＭＯ１４５００Ｂ ＞は、４．８．１Ｇ、・・・
ピッ１−のマルチごットプロセッザとは異なり、論理演
算が非常に容易に行なえるものである。しかし、このマ
イクロプロセッサを用いて、例えば６段のカウンタ回路
を実現すると、カウンタの各段に対してそれぞれ９ステ
ツプのプログラムが必要であり、その他にクロック用ど
して５ステツプ用いると、プログラムステップは合計５
９ステツプとなる。つまり、各命令をいずれも１ワード
と考えると、５つワードのプログラムメモリを消費する
ものであり、データメモリとして１３ビツトを消費する
ようになる。
この発明は、上記のような点に鑑みなされたもので、充
分に少ないメモリ数で多段のカウンタ回路を実現するこ
とのできる１ビツトマイクロプロセツサを提供しようと
づるしのである。
分に少ないメモリ数で多段のカウンタ回路を実現するこ
とのできる１ビツトマイクロプロセツサを提供しようと
づるしのである。
すなわち、この発明に係る１ビツトマイクロブロセツザ
は、プリセット可能な内部カウンタどデータメモリとの
間にデータを交換する限られた数のデータバスを設定す
るものである。
は、プリセット可能な内部カウンタどデータメモリとの
間にデータを交換する限られた数のデータバスを設定す
るものである。
以下図面を参照してこの発明の一実施例を説明する。第
１図は１ビットマイクロプロセッリーの概略的構成を示
すもので、クロック発生回路１１、プログラムカウンタ
１２、プログラムメモリ１３（通常ＲＯＭで構成される
）、入出ツノボー１へ１４、データメモリ１５ 通常Ｒ
Ａ Ｍで構成される）、およびプリセット可能な内部カ
ウンタ１Ｇを備え、さらにリザルトレジスタ（ＲＲ）１
７、ロジックユニット（ＬＵ）１８を有し、ワンデツプ
化して構成される。
１図は１ビットマイクロプロセッリーの概略的構成を示
すもので、クロック発生回路１１、プログラムカウンタ
１２、プログラムメモリ１３（通常ＲＯＭで構成される
）、入出ツノボー１へ１４、データメモリ１５ 通常Ｒ
Ａ Ｍで構成される）、およびプリセット可能な内部カ
ウンタ１Ｇを備え、さらにリザルトレジスタ（ＲＲ）１
７、ロジックユニット（ＬＵ）１８を有し、ワンデツプ
化して構成される。
このマイクロプロセッサでは、通常の論理演算命令にお
いてデータメモリ１５となるＲＡＭ、リザルトレジスタ
１７、ロジックコニツ［〜１８、入出カポ−１〜１４等
は、１ピッ１−データバスを介してデータのやりとりを
行なっている。
いてデータメモリ１５となるＲＡＭ、リザルトレジスタ
１７、ロジックコニツ［〜１８、入出カポ−１〜１４等
は、１ピッ１−データバスを介してデータのやりとりを
行なっている。
このようなマイクロプロセッサにおいて、ざらにカラン
］・専用命令群を実行させるために、データメモリ１５
、リザルｉ〜レジスタ１７ど内部カウンタ１６は、通゛
常のデータバスとは異なる別のデータバス１９で接続し
、このデータバス１９を介してデータのやりとりが行わ
れるようにする。特に、データメモリ１５と内部カウン
タ１Ｇとの間では、例えば８ビツトまとめてデータのや
りとりが行われるＪ：うにする。
］・専用命令群を実行させるために、データメモリ１５
、リザルｉ〜レジスタ１７ど内部カウンタ１６は、通゛
常のデータバスとは異なる別のデータバス１９で接続し
、このデータバス１９を介してデータのやりとりが行わ
れるようにする。特に、データメモリ１５と内部カウン
タ１Ｇとの間では、例えば８ビツトまとめてデータのや
りとりが行われるＪ：うにする。
第２図は上記カラン１〜専用命令群について説明するも
ので、以下のようになる。ここで、データメモリ１５を
構成するＲＡＭはリセットデークＲ１６ビツ１へのデー
タＤ１〜Ｄ６、直前のクロックＣ′−を並列的に記憶し
、またリザルトレジスタ１７ではクロックＣを記憶して
いる。
ので、以下のようになる。ここで、データメモリ１５を
構成するＲＡＭはリセットデークＲ１６ビツ１へのデー
タＤ１〜Ｄ６、直前のクロックＣ′−を並列的に記憶し
、またリザルトレジスタ１７ではクロックＣを記憶して
いる。
（Ａ ）まず第２図の（Ａ）に示すように、カウンタロ
ード命令を実行する。（以下この命令をＴＭ Ｃ＝Ｔｒ
ａｎｓｆｅｒＭｅｍｏｒｙ ｔｏ Ｏｏｔ＋ｎｔｅｒと
称する）この命令の実行時には、り晋アル１〜レジスタ
１１の値を内部カウンタ１６のＣ信号（クロック信号）
とし、データメモリ１５内の８ビツトをＲ信＠（リセッ
］−信号）、Ｄ１〜Ｄ６ （プリセットデータ信号）、
Ｃ−信号（直前のＣ信号）として内部カウンタ１６に対
してデータをロードする。
ード命令を実行する。（以下この命令をＴＭ Ｃ＝Ｔｒ
ａｎｓｆｅｒＭｅｍｏｒｙ ｔｏ Ｏｏｔ＋ｎｔｅｒと
称する）この命令の実行時には、り晋アル１〜レジスタ
１１の値を内部カウンタ１６のＣ信号（クロック信号）
とし、データメモリ１５内の８ビツトをＲ信＠（リセッ
］−信号）、Ｄ１〜Ｄ６ （プリセットデータ信号）、
Ｃ−信号（直前のＣ信号）として内部カウンタ１６に対
してデータをロードする。
（Ｂ）次に第２図の（Ｂ）に示ｔ Ｊ：うに、カウント
動作命令（以下この命令をＣＮ Ｔ ＝ Ｃｏｕｎｔど
称する）を実行する。この命令は、内部カウンタ１６内
にロードされたデータによって第３図に示す真理値表に
したがってカウント動作する。
動作命令（以下この命令をＣＮ Ｔ ＝ Ｃｏｕｎｔど
称する）を実行する。この命令は、内部カウンタ１６内
にロードされたデータによって第３図に示す真理値表に
したがってカウント動作する。
（Ｃ）カウンタスミルア命令（以下この命令をＴＣＭ
−Ｔｒａｎｓｆｅｒ Ｃｏｕｎｔｅ’ｒ ｔｏ Ｉ″ｙ
ｅｍｏｒｙと称する）を実行する。この命令は、上記Ｔ
ＣＭ命令とは逆に内部カウンタ１６内のデータをデータ
メモリ１５、リザルトレジスタ１７にストアする。この
場合、カウンタ１６の最終段の出力をリザルトレジスタ
１７にも返すことににす、カウンタのカスケード接続が
容易に行われる。
−Ｔｒａｎｓｆｅｒ Ｃｏｕｎｔｅ’ｒ ｔｏ Ｉ″ｙ
ｅｍｏｒｙと称する）を実行する。この命令は、上記Ｔ
ＣＭ命令とは逆に内部カウンタ１６内のデータをデータ
メモリ１５、リザルトレジスタ１７にストアする。この
場合、カウンタ１６の最終段の出力をリザルトレジスタ
１７にも返すことににす、カウンタのカスケード接続が
容易に行われる。
ここで、プログラムメモリ１３にあっては、名曲５−
令毎にアドレス番地が更新されるものである。
尚、ここで示した実施例ではデータメモリ等をワンチッ
プ化した状態で示しているが、これらは個々のＩＣで実
現するようにしてもよいことはもちろ／υである。また
カウント専用命令群をＴＭＣ。
プ化した状態で示しているが、これらは個々のＩＣで実
現するようにしてもよいことはもちろ／υである。また
カウント専用命令群をＴＭＣ。
ＣＮＴ、ＴＣＭの各命令に分割したが、これは１命令で
上記３ステツプを実行するようにしてもよいことはもち
ろんである。そして、内部カウンタも特に６ビツトであ
る必要性はない。
上記３ステツプを実行するようにしてもよいことはもち
ろんである。そして、内部カウンタも特に６ビツトであ
る必要性はない。
ここで゛使用される１ビツトマイクロプロセツサは、デ
ータ長が１ピツ１〜のものであれば、適宜使用しうるち
のである。そして、カラン］・専用命令群は、内部カウ
ンタに対してデータをロードし、内部カウンタ内でカラ
ン１へ動作し、内部カウンタのデータをストアする基本
機能を満足させるものであれば、どのような命令でもよ
いものである。
ータ長が１ピツ１〜のものであれば、適宜使用しうるち
のである。そして、カラン］・専用命令群は、内部カウ
ンタに対してデータをロードし、内部カウンタ内でカラ
ン１へ動作し、内部カウンタのデータをストアする基本
機能を満足させるものであれば、どのような命令でもよ
いものである。
以上のようにこの発明によれば、非常に少ない命令によ
って多段のカウンタを構成することのできるものであり
、通常に存在する１ピッ１−マイクロプロセッサを用い
て少ないメモリ数で多段のカ６− ウンタ回路が実現されるものである。
って多段のカウンタを構成することのできるものであり
、通常に存在する１ピッ１−マイクロプロセッサを用い
て少ないメモリ数で多段のカ６− ウンタ回路が実現されるものである。
第１図はこの弁明の一実施例を説明する１チツプマイク
ロプロロツリーの構成を示す図、第２図の（Ａ）〜（Ｃ
）は」゛記マイクロプロセッサによって構成されるカウ
ンタ回路に対する各命令の状態を説明する図、第３図は
同じく真即値表を示す図である。１１・・・クロック発
生回路、１２・・・プログラムカウンタ、１３・・・プ
ログラムメモリ（ＲＡＭ）１４・・・人出カポ−）〜、
１５・・・データメモリ（ＲＡＭ）、１Ｇ・・・内部カ
ウンタ、１７・・・リザルトレジスタ、１９・・・デー
タバス。 出願人代理人 弁理士 鈴江武彦 ７− 第１図 手続補正書 昭和５９年 ５月１７日 １１市１１５８年’１４ｆ許願第１２１２６６号２発明
の名称 １ヒ゛ソト゛ンイクロブロセノー１ト ３補正をする者 事件との関１系 特許用１？ｎ人 愛知県刈谷ｉ１ｍｒ■ｎ町Ｉ丁１」１番地（１） ４、補正の７・１象 明ｔｌｌ ｕｉの特許請求の範囲の欄および発明のｉ’
ｒｔ、■ｔ「説明の（１￥１゜ ５、補正の内容 （１）特許請求の範囲を別紙の通り補正しまず。 （２）第１頁第１７行ないし同第１８行に「円滑な・・
・・・・さ−ＵるようにするＩとあるのを次の文に補正
しまず。 １− ｏ シソクコ−ニットと、１ピノ１−のデータバ
スを介しζに１ジソクフーニソトと信号がやりとりされ
るデータメモリとを有する１ （３）第３頁第６行ないし同第８行に「プリセン１−可
０にな・・・・・・設定する」とあるのを次の文に補正
しまず。 「各々複数ビットの入出力＋Ｉｔｉｌ子を有するデータ
処理コーニノ１−と、このデータ処理ユニットの入出力
端子を前記データメモリと結合する複数ビットのデータ
バスとを（ｉ！ｌ’ｉえろことを特徴とする−１（４）
第３頁第８行と同第９行との間に、火の文を加入しまず
。 （２） ［これにより、ロジックユニットとは独立してデータ処
理ユニットにてデータ処理を行なうことができ、少ない
命令数で多段のカウンタ殿能を実現することができる。 Ｉ （５）第６頁第１７行ないし第７頁第１行に、［非常に
・・・・・・実現される」とあるのを、次の文に補正し
まず。 「少なく命令で多段のカウント機能を実現することが可
能になる」 （３） ２、特許請求の範囲 イクロプロセソザ。 ズＰ達しＣ１ヨ
ロプロロツリーの構成を示す図、第２図の（Ａ）〜（Ｃ
）は」゛記マイクロプロセッサによって構成されるカウ
ンタ回路に対する各命令の状態を説明する図、第３図は
同じく真即値表を示す図である。１１・・・クロック発
生回路、１２・・・プログラムカウンタ、１３・・・プ
ログラムメモリ（ＲＡＭ）１４・・・人出カポ−）〜、
１５・・・データメモリ（ＲＡＭ）、１Ｇ・・・内部カ
ウンタ、１７・・・リザルトレジスタ、１９・・・デー
タバス。 出願人代理人 弁理士 鈴江武彦 ７− 第１図 手続補正書 昭和５９年 ５月１７日 １１市１１５８年’１４ｆ許願第１２１２６６号２発明
の名称 １ヒ゛ソト゛ンイクロブロセノー１ト ３補正をする者 事件との関１系 特許用１？ｎ人 愛知県刈谷ｉ１ｍｒ■ｎ町Ｉ丁１」１番地（１） ４、補正の７・１象 明ｔｌｌ ｕｉの特許請求の範囲の欄および発明のｉ’
ｒｔ、■ｔ「説明の（１￥１゜ ５、補正の内容 （１）特許請求の範囲を別紙の通り補正しまず。 （２）第１頁第１７行ないし同第１８行に「円滑な・・
・・・・さ−ＵるようにするＩとあるのを次の文に補正
しまず。 １− ｏ シソクコ−ニットと、１ピノ１−のデータバ
スを介しζに１ジソクフーニソトと信号がやりとりされ
るデータメモリとを有する１ （３）第３頁第６行ないし同第８行に「プリセン１−可
０にな・・・・・・設定する」とあるのを次の文に補正
しまず。 「各々複数ビットの入出力＋Ｉｔｉｌ子を有するデータ
処理コーニノ１−と、このデータ処理ユニットの入出力
端子を前記データメモリと結合する複数ビットのデータ
バスとを（ｉ！ｌ’ｉえろことを特徴とする−１（４）
第３頁第８行と同第９行との間に、火の文を加入しまず
。 （２） ［これにより、ロジックユニットとは独立してデータ処
理ユニットにてデータ処理を行なうことができ、少ない
命令数で多段のカウンタ殿能を実現することができる。 Ｉ （５）第６頁第１７行ないし第７頁第１行に、［非常に
・・・・・・実現される」とあるのを、次の文に補正し
まず。 「少なく命令で多段のカウント機能を実現することが可
能になる」 （３） ２、特許請求の範囲 イクロプロセソザ。 ズＰ達しＣ１ヨ
Claims (1)
- プリセット可能な内部カウンタど、この内部カウンタの
複数ビットの入出力データに対応して設定されるデータ
バスと、このデータバスを介して上記内部カークンタと
接続されるデータメモリとを具備し、このデータメモリ
内のテ゛−夕をデータバスを介して内部カウンタに伝達
してプリセット可能、１つの割数演算を行なった後に内
部カウンタの計数値を、再びデータバスを介してデータ
メモリに伝達し記憶設定させるようにし−Ｃカウント動
作を行なわせるＪ：うにしたことを特徴どする１ビツト
マイクロプロセツサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121266A JPS6014368A (ja) | 1983-07-04 | 1983-07-04 | １ビツトマイクロプロセツサ |
| DE19843424618 DE3424618A1 (de) | 1983-07-04 | 1984-07-04 | Microprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58121266A JPS6014368A (ja) | 1983-07-04 | 1983-07-04 | １ビツトマイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6014368A true JPS6014368A (ja) | 1985-01-24 |
| JPH0241792B2 JPH0241792B2 (ja) | 1990-09-19 |
Family
ID=14806993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58121266A Granted JPS6014368A (ja) | 1983-07-04 | 1983-07-04 | １ビツトマイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014368A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105063A (ja) * | 1985-10-31 | 1987-05-15 | Advantest Corp | パタ−ン発生器 |
| JPS6412330A (en) * | 1986-05-29 | 1989-01-17 | Gen Electric | Process speeding apparatus |
-
1983
- 1983-07-04 JP JP58121266A patent/JPS6014368A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105063A (ja) * | 1985-10-31 | 1987-05-15 | Advantest Corp | パタ−ン発生器 |
| JPS6412330A (en) * | 1986-05-29 | 1989-01-17 | Gen Electric | Process speeding apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241792B2 (ja) | 1990-09-19 |
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