JPS61836A - 乗除算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、一般的に計算器、マイクロコンピュータ、
ミニコンピユータ及び大形計算機に入っている様な別個
の乗除算論理回路を含むデータープロセッサ、更に具体
的に云えば、高速乗除算回路を持つ高速データ・プロセ
ッサに関する。この発明は、係属中の米国特許出願番号
第５２０，８８０号（出願口１９８３年８月５８％出順
人参照番号Ｔｌ−９６５８）及び同第５３８．８３４号
（出願口１９８３年１０月２５日、出願人参照番号Ｔｌ
−９８５９’）に関連を有する。

〈従来技術とその問題点〉 高速プロセッサの中心テーマは速度である。従来、乗除
算を行なうには、大規模な論理回路を必要とする場合が
多く、それがシングル・チップ動作を実現する妨げにな
っていた。その為、こういう機能を改良する為に使われ
た処理装置は大形であると共にコスＩ・が高かった。

処理装置は、データ・プロセッサと呼ばれることもある
が、下等な、想像力を使わないタスクの処理には非常に
有効な装置である。こういうタスクは物理的な現像の監
視を必要とするが、算術又は論理動作の何れかで、馬鹿
力によるデータの操作を必要とするのが典型的である。

処理装置の速度がその応用範囲及び有用性の決め手であ
る。普通「低速」と呼ばれるプロセッサは、処理装置の
低速動作の為にかかる時間及び／又はコストの制約上、
成るタスクには一般的に使うことが出来ない。普通「高
速」と呼ばれる他の処理装置は、これまで非常に高価で
あるので、それらは成る用途には実用的でない。

データ・プロセッサは一般的にその規模と能力に従って
分類される。この能力をスペクトル形に分類すれば、そ
の低い方の端に、簡単な動作又は決まりきった動作を行
なう手持ちの計算器がある。マイクロコンピュータは、
そのコストが中位で、計算速度が幾分遅い為に、消費者
並びに小企業に使われている。ミニコンピユータは一層
大きなメモリー及び能力を持ち、Ｔ業用、研究用又は中
企業に使われている。大形計算機は、特定されたタスク
に応じて、その規模が成る範囲にわたり、典型的には大
きなデータベース並びに多数の利用者を取扱う。

Ｌに述べた分類スペクトルの両端にある手持ちの計算器
及び大形計算機は、平均的な利用者の要求又は制約に合
わない。コストの釣合いから、平均的な利用溝はマイク
ロコンピュータ又はミニコンピユータに向う。これらは
、そのコストが安い為、利用者が計算速度が遅いことを
受入れる気持がある。

デークープロセンサが実時間の環境又はモードで動作出
来ることは非常に有利である。実時間の動作は、優先順
位の低いタスクに割込むことによって、優先順位が一層
高いタスクを実施することが出来る様にするタスクの実
行の優先順位による区別が出来る。優先順位が高いタス
クを実行する為、優先順位が低いタスクの判断基準及び
状態が、一時的にメモリに退避させられ、データ処理装
置が後の時点で、このデータを検索し、途中で終了した
タスクを続けることが出来る様にする。データ・プロセ
ッサが、傷＊、順位の低いタスクに関連した資料を、そ
の為に空けであるメモリの部分に連継させ、その後でそ
れを検索する為に要する時間の長さで、割込みを使うこ
と並びに優先順位が高いタスクへの切換えが実際的であ
るかどうかを判定中る。データの退避及び検索に不釣合
いな長さの時間が必要であれば、勿論プロセッサの効率
は大幅に低下する。

処理装置のアーキテクチャは処理装置の種々の部品並び
にその間の相互接続に関係する。典型的には、データ・
プロセッサは中央処理装置（ＣＰＵ）を他の部品に対す
る制御手段として用いる。

一般的にＣＰＵは算術論理装置（ＡＬＵ）にインターフ
ェイス接続されるか、成るいはそれを含んでいる。

ＡＬＵはデータを受取り、それに対して成る操作を行な
う装置である。こういう操作は一般的に算術又は論理動
作に分けられる。ＣＰＵがＡＬＵに送出されるデータを
制御すると共に、その動作を選択する。ＡＬＵに対する
ＣＰｔＪのインターフェイスの態様が１９７３年９月２
５日に付与された米国特許第３，７８１，８９８号に例
示されている。

算術論理装置（ＡＬＵ）は所望の機能を実施する為に、
データの実際のビット構成に対して操作を行なう。デー
タを受取るのは、データ母線を介してビット、バイト、
データ・ワード並びに／又はその倍数又は端数の何れか
の順次であってよい。このデータがＣＰＵの中に、又は
その代りにメモリの中にデーターワードの形で貯蔵され
る。データ・プロセッサを記述するのにデータ・ワード
の語長が使われる。これはこの語長がデータ・プロセッ
サの精度に直接的な関係を持つからである。１６ビツト
のデータ・ワードのプロセッサは４ビツトのデータ・ワ
ードのプロセッサよりも、ずっとよい精度で数を定義す
ることが出来る。

プロセッサがデータを受取り、算術論理装置を用いてそ
れを操作し、データを後に必要とする時まで、メモリに
保有すること等により、それを不変状態にする。通信チ
ャンネルがＣＰＵ及びメモリを電気的に接続する。メモ
リの例としては、随時呼出し記憶装置（ＲＡＭ）、読出
専用記憶装置（ＲＯＭ）、又は磁気テープ或いはディス
クの様な磁気記憶装置の様な装置がある。プロセッサと
ＲＯＭヌはＲＡＭの間の相互接続の１例が１９７７年９
月２０日にタブスに付与された米国特許第４，０Ｅｉ４
゜５５４号に例示されている。

ＣＰＵが機械言語で記憶されている命令に応答する。機
械言語は、データ・ワードと同じ語長に筒易化された命
令である。命令がメモリに記憶されていて、アドレス符
号に従ってＣＰＵによって検索される。このアドレス符
号は、ＣＰＵによって逐次的に指定される遂次位置であ
ってよい。

メモリがプロセッサに対するデータ及び命令の両方を持
っているので、プロセッサがメモリから受取ったのが何
であるか混同しない様に、成るフラグ又は信号を使う。

７オン・ノイマン形アーキテクチャは、メモリに貯蔵さ
れるデータ及び命令にフラグを付けることを定めている
。この構成によ４ｙ、プロセッサは優先順位に従ってタ
スクを実行することが出来る。優先順位の高いタスクが
優先１１１０位が一層低いタスクに割込む詩、優先順位
が低い方のタスクの動作を停止し、この順位の低いタス
クに関係するプロセーフす内のデータ及び状態情報が、
優先順位の高いタスクが完了するまで、メモリに記憶さ
れる。一旦完了すると、プロセッサは、優先順位の低い
タスクを中断した状態に再設定中る。

データをメモリに退避させ、後の時点でそれを検索する
ことが出来ることは、データ舎プロセッサにとって重要
な利点である。それは、こうすると多数の端末装置又は
タスクがその優先順位に従って直列に処理されるからで
ある。

メモリをワード、ページ及びチャプタに構成することに
より、ワード舎アドレス、ページ・アドレス及びチャプ
タ・アドレスを通じて、データを容易に記憶し且つ検索
することが出来る点で、プロセッサの動作の融通性がさ
らに大きくなる。

一般的にデータ・プロセー、すは他のデータ舎プロセッ
サと関連して作用し、特定の目的を達成する為にデータ
及び情報を交換する。この様な用例が１９７２年ｌθ月
２４日にテーラ−他に付与された米国特許第３．７００
．８８８号に記載されている。このテーラ−の米国特許
では、カスケード形プロセッサ群を使って、出力信号の
不砿実性を最小にしている。典型的には、プロセッサか
ら成るシステムが階層形に構成され、データが低い方の
レベルの巾を通って一層高いレベルのプロセッサにシフ
トする様になっている。

Ｌに引用したステフェンソン、タプス及びテーラ−の次
元では、処理装置に対する今日の要求に合う様な速度が
連成されないことに注意されたい。それらの基本的な命
令の処理、アーキテクチャ及びデータの操作の為に高速
が達成出来ない。

プロセｉすが１個の命令を完了するのに使う時間、即ち
１クロｉり・サイクル、又は１個のクロック・パルスの
立上りから次に続くクロック・パルスの立トリまでの時
間が命令時間又はサイクル時間と呼ばれる。各々の装置
はいろいろなすオクル時間を利用し、場合によっては、
特に複雑な動作を実行する為に、ｌサイクルより長くか
かることがある。

プロセ・ソサのサイクル時間を合理化し又は改善する為
に、「ルックアヘッド」又は「ブリフェッチ」と呼ばれ
る方法が生れた。ブリフェッチ動作では、順番の次の命
令を求めて復号し、現在の命令が完了した時、次の命令
の動作が出来る様にする。各々の命令を使う前に復号す
ることが出来るので、この方法〒は、その命令がプロセ
ッサによって復号されるまで、プロセッサが待つ遊び時
間がなくなる。この様な１つの「ルックアヘッド」又は
「ブリフェッチ」方法が１９７１年４月６日にワトソン
他に付与された米国特許第３，５７３，８５３号に記載
されている。

ブリフェッチを行なう為には、プロセッチを混乱させな
い為に、共通母線に沿って命令及びデータの正しいタイ
ミングを保たなければならない。

７ｉｌプロセツサがデータを受取っているのが命令を受
取っているのか混同すると、それ以後の全ての動作は、
了解出来ないデータを発生させることになる。

然し、ブリフェッチだけでは、「低速」のプロセラサラ
「高速」のプロセッサに変えることは出来ない、「高速
」のプロセッサは、約２００ナノ秒のサイクル時間を持
つプロセッサと定義される。

経済的な速度が鍵である。この分野では、コストの安い
高速プロセッサはまだ存在していない。こういう装置は
新しい利用分野を開発し、現在は経済的に使えないか、
並びに／又は高速を必要とする分野に、こういう装置を
利用することが出来る様になる。

く問題を解決する為の手段及び作用〉 高速プロセッサ様の高速乗除算器が、専用の加算器、レ
ジスタ、制御部及び論理回路を持っていて、乗算、乗算
及び加算、及び除算を行なう。乗算除算回路はＩＢビッ
ト・ワードに１８ビツト・ワードを乗じて３２の積を発
生することが出来る。除算は乗算の逆である。この回路
は符号つき又は符号なし乗除算を使うことが出来る。ブ
ース・アルゴリズムを使って乗算を実施し、乗算除算は
非同期的に実施される。即ち、−組の動作が完了した時
、次の一組が実施される。

高速プロセンサに置ける乗算は１６ビツト×１６ビツト
・ワードで、３２ビットの積を発生する。除算し乗算の
逆であり、この為、上に述べた乗算によって３２ビツト
の積が出来、これを１６ビツトの分母で除して、１６ビ
ツトの商と１６ビツトの剰余を発生する。乗算も除算も
、符号つき乗算除算と呼ばれる状態ビットの制御により
、符号つき（Ｓ）又は符号なしくＵ）にすることが出来
る。このビットがＯであれば、動作は符号なしであり、
このビットが１であれば、その名前の示す様、動作は符
号つきである。

以下説明する実施例では、乗算は３２ビツトの積を発生
する様に実施される。この積が専用の３２ビツトの乗算
除算レジスタ（ＭＤＭ及びＭＤＬ）を占める。今述べた
乗算除算レジスタは、最上位の半分ＭＤＭと最下位の半
分ＭＤＬの２つの部分に分れている。乗算の場合、乗算
及び除算レジスタとスピルオーバ・レジスタが入力時に
Ｏにリセットされる。ここで説明する実施例では、スピ
ルオーバ・レジスタは４個乃至８個のディスクであって
よい。

乗算及び加算を実施する時、乗算除算レジスタの３２ビ
ツト及びスピルオーバ・レジスタのビットが、３２ビツ
トの積に加算され、その結果得られた和が乗算除算レジ
スタ及びスピルオーバーレジスタに入れられる。スピル
オーバ・レジスタは乗算除算レジスタからの桁上げを保
有する。これは部分和のオーバフローを表わし、ディジ
タル形フィルタ動作、多重精度乗算又は除算の時に起る
様な一連の乗算及び加算を行なう時、このデータは切捨
て、失われる。最終的な結果が、乗算除算レジスタの内
容を越える場合、状態ビットがセットされ、こういうこ
とが発生したことを知らせる。

トに述べた実施例では、３２ビツトの分子がＭＤと呼ぶ
同じ専用の３２ビツトの乗算除算レジスタを占める。Ｍ
’Ｄがスピルオーバ・レジスタ（ｓｐ。

■）によって増大される。これは上に述べた実施例では
、大体４乃至８ビツトである。Ｓ　ＰＯＶは符号なし動
作ではＯにし、符号つき動作の乗算／除算レジスタのビ
ットと一致する。

除算を実施する時、商（上に述べた様に１６ビツト）が
戻されて、最下位ビットの乗算除算レジスタＭＤＬに貯
蔵され、トに述べた実施例では、剰余（１Ｂビツト）が
最、Ｌ位ビットの乗算除算レジスタＭＤＭに貯蔵される
。スピルオーバ・レジスタは符号なし動作では０であり
、剰余は符号つきでは符号を持つスピルオーバ・レジス
タと最」二位の乗算除算レジスタを合せた大きさカミ、
除数の太きさより大きい（又は等しい）場合、除算故障
が状態レジスタに知らされる。等しい時、符号が同じで
あれば、信号故障が表示され、それ以外の時は、除算は
良である。勿論、０による除算をしようとする時、状態
故障が表示される。

最終的な商が１６ビツトの最下位ビット乗算除算レジス
タを越える場合、乗除算故障と呼ぶ状態ビットが論理ｌ
にセットされる。それ以外の時、この故障はＯに設定さ
れる。

別の乗算要請、乗算加算要請又は除算要請によって、最
上位レジスタを参照する時にだけ、状態故障がセット又
はリセットされる。乗除算に関連する高速プロセッサが
、２次の乗除算に進む前に、故障があるかどうかを検査
する。

算術論理装置が乗算除算を要請するか、成るいは乗算、
乗算／加算又は除算を開始しようとする場合、進行中の
乗算、乗算／加算又は除算が完了するまで、算術論理装
置を禁止する。

この発明は以下図面について好ましい実施例を説明する
所から、よく理解されよう。

〈実施例〉 Ｉｉ図には、この発明に係わるの高速プロセッサｌＯを
取入れた計算機システム１００が示されている。高速プ
ロセッサ１０がデータ用随時呼出し記憶装置即ちＤＲＡ
Ｍからのデータを処理する。この記憶装置は、第１図の
実施例の場合、８４キロワード（１６ビツト）のＤＲＡ
Ｍ３５である。メモリ拡張モジュール４１．４３．４５
．４７を追加することにより、記憶装置を拡大すること
が出来る様になっている。メモリ多重化器が第１１！ｌ
の実施例では、ＤＲＡＷ　ＭＵＸ３７と記されているが
、８４にのＤＲＡＭ又はメモリ拡張モジュール４Ｌ４３
．４５．４７の内の１つの何れかからのデータを高速プ
ロセッサ！０に対して多重化する。

高速プロセーフす１０は、多数のプログラム源の内の１
つからデータ母線２を介して供給されたプログラム命令
に従って、このデータを処理する。計算機システム１０
０の独特な特徴は、データに作用する命令を記憶する手
段が異なるだけでなく、高速プロセッサ１０によってデ
ータを操作する為に利用し得る命令の形式である。常駐
ＲＯＷ　１が高速動作の為のコア・ルーチンを持ってい
る。然１１．高速プロセッサｌＯは、Ｒ（ＩＭとＲＡＭ
の組合せであってよいパーソナリティ・モジュールＲＯ
Ｍ／ＲＡＭの内容によって、ＲＯＭでアドレスされるコ
ア・ルーチンを修正することにより、他の形式のマイク
ロプロセッサのパーソナリティを持つことが出来る。パ
ーソナリティ・モジュールＲＯＭ／ＲＡＭ　３が高速プ
ロセッサｌＯを、パーソナリティ・モジュールＲＯＭ／
ＲＡＭ　ａ内に入っているプログラムに基づく選ばれた
形式のプロセッサに見える様にする。更に、後で説明す
るが、高速プロセッサ１０は口頭の指令及び命令を受取
り１口頭で応答することが出来る。こういう口頭部分を
実施する為のソフトウェア符号が拡張スピーチ出力モジ
ュール５及び拡張スピーチ入カスピーチ人カモジュール
７に入っている。

拡張スタテックＲＡＭ　９が高速プロセッサ１０と、パ
ーソナリティ・モジュールＲＯＭ／ＲＡＭ　３及び常駐
ＲＯ旧に記憶されたプログラム又はコア・ルーチンとに
対し、この他に任意選択の入出力を持たせる。データ母
線６を使って、高速プロセッサ１０と、８４Ｋ　ＤＲＡ
Ｍ　３５及びメモリ拡張モジュール４１．４３．４５．
４？と、拡張スタティックＲＡＭ　９、拡張スピーチ入
力モジュール７及び拡張スピーチ出力モジュール５とに
対して、入出力Ｉ１０モジ、−ルのポートのインターフ
ェイス接続をする。Ｉ１０ポート又は端末装置は、ディ
スク・インターフェイス装置１１を含んでおり、これは
高速プロセッサ１０に対してプログラム命令とデータの
両方を供給するディスク形メモリに接続される。

第１艷に示す実施例ではディスクインターフェイス装置
１１がハード・ディスク１３．２つの内部５−インチデ
ィスク５１及び２つの外部８インチディスク４９に接続
される。前に説明した様に、スピーチ出力モジュール５
がＩ１０モジュール１５に接続される。第１凪の実施例
の場合、これはディジタルからオーディオへの変換器１
５であって、オーディオ信号を、拡張スピーチ出力モジ
ュール５に入っているアルゴリズムに関連して、高速プ
ロセッサ１０によって処理し得るディジタル信号に変換
する。これと同様に、但し当然ながら逆の形で、第１図
の実施例ではディジタルからオーディオへの変換器であ
るＩ１０モジュール１７が、拡張スピーチ入力モジュー
ル７に入っているアルゴリズムによって要求される形で
、ディジタル信号を処理した高速プロセッサ１０から印
加されたディジタル信号を変換する。任意選択のＩ１０
モジュール１９が設けられているが、これは、用途に応
じて、拡張スタティックＲＡＭ　９に入っているアルゴ
リズムに関連して使うことができる。更に、高速プロセ
ッサ１０の入出力のハード龜コピーが、プリンターボー
ト２１を通して接続されている図に示していないプリン
タにより供給される。高速プロセーフす１０に対する手
作業の入力は、キーボード２５及びキーボード−インタ
ーフェイス２３を介して行なわれる。

オペレータに対する可視表示がＣＲＴ　２９を通じて行
なわれる。このＣＲＴがＣＲＴ制御器３１と、ＣＲＴス
クリーンを介してオペレータに読取可能な情報をＣＲＴ
　２９から発生させる掃引回路２７とによって制御され
る。

次に第２図について説明すると、この発明の高速プロセ
ッサ１０のブロック図が示されている。命令ワードが、
命令ワード人力８５からデータ束２６を介してアドレス
選択器７３に、及びデータ束１４を介してプログラム・
カウンタ８１．オペランド選択器５３及び命令デコーダ
８３に印加される。命令デコーダ８３が命令ワード復号
する。第２ＷＩの実施例では、命令ワードは１６ビツト
の命令であり、この復号によって、高速プロセッサｌＯ
の他の機能的なブロックに対する制御信号及びタイミン
グ信号を発生する。命令はｌクロック・サイクルで実行
され、この為、実質的にデコーダは、命令サイクルの間
有効な多数の制御信号を発生する。この一般則に対する
例外がピコシーケンサ論理回路８３Ａによって処理され
る。ピコシーケンサ論理回路８３Ａは、高速プロセッサ
の論理回路の中の単純な通路によっては実行することが
出来ない様な命令を実行するのに使われる。ピコシーケ
ンサ論理回路８３Ａは、実行する命令と外部制御信号の
状態とに関係する様な、その中を通る幾つかの切換え通
路を持つ状態装置である。第１２図がピコシーケンサ論
理回路８３Ａの状態線図である。ピコシーケンサ論理回
路８３Ａの他に、デコーダ８３によって復号される他の
２種類の命令がある。その中で、２次命令デコーダ８３
Ｂが後期制御命令を復号し、−次命令デコーダ８３Ｇが
前期復号命令を復号する。後期制御命令は、計算機サイ
クルの後期に必要な制御信号（例えばスクラッチパッド
書込み選択）と定義され、前記制御命令は計算機サイク
ルの前記に制御しなければならない信号（例えばブラン
チ論理、スクラッチパッド読取選択）と定義される。命
令デコーダ８３からの命令が高速プロセッサ１０の相異
なるブロックに送られ、後に表Ｉ及びＨについて命令の
組を説明をする時に述べる様に、相異なるブロックを制
御する為に使われる。

命令がプログラム参カウンタ８１にも印加される、この
プログラム・カウンタは、プログラム命令の各順序の間
、第１図について前に説明した導体束２にｔａ続された
メモリを含むプログラムされたメモリをアドレスする。

プログラムΦカウンタが命令の初期復号の後に更新され
、現在の命令の実行と同時に１次の命令が取出される様
にする。その逐次的な動作は１０．１２又は１６ビツト
飛越し動作、１２及び１６ビツトのサブルーチンの呼出
し及びサブルーチンからの戻り、及び命令記憶位置を予
め限定する為の例外トラップによって修止することが出
来る。第２図に示す実施例では、ポインタ６９が８ビツ
ト・レジスタであり、サブルーチン並びに例外トラップ
に対するプログラムの連係を保つ為のスタックポインタ
として主に使われる。命令の始めにポインタをインクレ
メントし、命令サイクルの糾りに、その結果をアドレス
選択器７３及びデータ母線２２を介して、スクラッチ拳
パッドＡメモリ７５又はスクラッチ・パッドＢメモリ７
７の両方に対する間接書込みアドレスとして使うことに
より、スタック押出動作が行なわれる。スクラッチ・パ
ッドＡ及びＢメモリ７５．７７の飛出し動作（後入れ先
出しくｌ１ｆｏ）構成をしたメモリの順序正しい配置で
、スタックの上から取出す）が、命令の初めに読取った
スクラッチ・パッド・メモリに対する間接アドレスとし
てポインタを使い、その後、読取動作が完了した時にポ
インタをデクレメントすることによって行なわれる。ア
ドレス選択器７３は、スクラッチ・パッドＡメモリ７５
又はスクラッチ・パッドＢメモリ７７の何れかのスクラ
ッチ・パッド・メモリを呼出す為のアドレス源を選択す
る為に使われる。単独命令に対する原始オペランドとし
て、メクラパッチ龜パッすＡメモリ７５又はスクラッチ
・パッドＢメモリ７７名は両方を呼出すことができる。

命令の結果はスクラッチφパッドＡメモリ７５又はスク
ラッチ・パッドＢメモリ７７の何れかに書込むことが出
来る。サブルーチン又は機械の例外の場合、スクラッチ
・パッドＡメモリ７５及びスクラッチパッドＢメモリ７
７の両方に同時に書込まれ、戻りアドレスがスクラッチ
パッドＡメモリ７５だけに書込まれ、プロセッサの現在
状態がスクラッチパッドＢメモリ７７だけに書込まれる
。

アドレス源はＬに述べた様に、ポインタ６９、繰返しカ
ウンタ７＋、　　ソフトウェアの繰返しによって構成さ
れる更新カウンタ、及び後でスクラッチパッドＡ及びＢ
メモリ！７５に関連して説明する命令ワード内の３つの
フィールドの内の１つを含む。

スクラッチパッドＡ及びＢメモリ１７５は、（明白では
なくても）スクラッチパドＡメモリ７５及びスクラッチ
パッドＢメモリ７７の２つのメモリを持っており、これ
らのメモリは、第２図に示す実施例では、２つの２５８
　ワードＸ１Ｂビツトのレジスタ・アレーを持てる様な
構成を持っている。スクラッチパッドＡメモリ７５又は
スクラッチパッドＢメモリ７７は１個の命令でアドレス
することが出来、間接及びページの１方法又は２方法で
アドレスされる。

スクラ・ソチパドΦメモリ１７５の間接アドレス方法は
、アドレス会ポインタ６９の出力によって行なわれる。

第２図の場合、このアドレス会ポインタは８ビーノドで
ある。或いは繰返しカウンタ７１の下位の８ビツトをス
クラッチパッドＡメモリ７５又はスクラッチパッドＢメ
モリ７７の何れかの２５６　ワード拳ブロックに対する
アドレスとして使う。

第２図の実施例では、ページ割当て方法は、状態レジス
タ７９からの４ビツトによりなされる。これらのビット
がスクラッチパッド舎メモリの各々ブロックＰＯ−Ｐ３
の中から１つ１Ｂワード・ページを選択するのに使われ
る。

繰返しカウンタ７１が、１８ビツト・ループ・カウンタ
として、並びにス々ラッチバッドＡメモリ７５に対する
８ピツチ・アドレス・ポインタとして使われる。ループ
制御命令が算術論理装置５５からデータ束４２を介して
供給される。この装置が繰返しカウンタ７１をデクレメ
ントし、０かどうかの判別をし、判別結果がＯ以外であ
れば、命令の残りの１０又は１２ビツトを相対アドレス
として使って、相対ブランチを行なう。繰返しカウンタ
７１が間接アドレス・レジスタとして使われる時、１８
ビツト・アドレスの最下位の８ビツトがスクラッチパッ
ドＡメモリ７５に対するアドレスになる。第２図に示す
実施例では、８ビツト・アドレス・ポインタ６８の内の
６ビツトだけが使われる。

オペランド選択器５３が、繰返しカウンタ？１、アドレ
ス・ポインタ８８又はデータＩ１０ポート５８の何れか
から、算術論理装置１５５によって実行すべき１個又は
２個のオペランドを実行する命令に応じて供給する。こ
の選択は実行する命令に応じて命令デコーダ８３によっ
て行なわれるので、高速プロセッサ１０の利用者には、
オペランド選択器５３の動作は見えない。オペランドが
算術論理装置５５、乗除算装置５７又はデータＩ１０ボ
ート５８の何れかに送られる。

算術論理装置５５がオペランド選択器５３データ束、３
２及び３４を介してオペランド命令を受取り、１Ｂワー
ド（２５Ｂビツト）までの長さの多重精度の演算及びシ
フト動作を行なう手段になる。行なわれる動作は、デー
タ移送動作、アンド、オア及び排他的オアを含む論理動
作、左、右、論理、算術及び循環の組合せを含むシヒト
動作、加算、減算、インクレメント及びデクレメントを
含む演算、ビットφセット、ビー／　ト・リセット及び
ビット試験を含むビット動作、及び大抵はＩＢビットの
命令の形を含むバイト動作、移送動作及びスフ−２プ動
作である。

そのタイミングは後で説明するが、背景説明として、状
態及び多重精度機能を説明する。状態が論理、算術及び
ビット試験命令に対して記録される。算術論理動作に対
しては３つのビー２トが用意される。それらは桁上げ、
ゼロ及びオーバフローである。これらのビットが単独並
びに組合せて試験され、　　１６ビツトーブランチ、１
２ビツト・ブランチ、１０ビー７トーブランチである条
件付きブランチ動作を行なう。定義については表工の命
令の組を参照されたい、ビット試験動作に対しては、試
験ビットが用意される。ビット１５（第２図の実施例で
は符号ビット）の試験が、負の値に対する試験になる。

多重精度の場合、第６図に示す４ビツトの多重精度カウ
ンタを用いて、多重精度動作が行なわれる６普通、算術
論理装置５５に対する桁上げは出力されていない状態で
あり、１８ビツト・ワードに対して加算、減算及びシフ
ト動作が行なわれる。多重精度カウンタがＯ以外の値に
設定されている時成る動作からの桁上げ出力が次の動作
に対する桁上げ入力になる。これは第８図について詳し
く説明する。然し、桁上げ出力が算術命令に対しては中
間桁とげになり、ビット・シフト動作に対してはシフト
・ビットを保管する。各々の動作が行なわれる毎　に、
多重精度カウンタがデクリメントされる。カウントが再
びＯに達すると、桁上げの連係動作が終了し、ＡＬＵは
普通の動作モードに戻る。

一時しジスタロ３が、算術論理装置５５の結果を、更に
処理する為、又は飛越しアドレスとして使う為、一時的
に記憶する。これは、レジスタを７キユムレータとして
使わなければならないことを意味するものではない。命
令の組には、レジスタからレジスタへ又はメモリからレ
ジスタへの動作を行なう手段が十分に示されている。一
時レジスタ口３は、それがバイト会スワップ及びバイト
・ロード命令に対して設けられた手段であるので、バイ
ト動作でよく用いられる。

乗算／除算装置５７が、符号つき又は符号なしの算術を
用いて、乗算、除算及び乗算／累算動作を行なう０乗算
は２つの１６ビツトのオペランドを用いて行なわれる。

これは第９図について詳しく説明する。然し、両方のオ
ペランドが１個の乗算又は乗算／累算命令で特定される
。３２ビツトより大きな結果を累算することが出来る様
にする為に、乗算及び累算命令の間、８ビツトのスピル
オーバ・レジスタが使われる。スピルオーバは、それが
３２ビー２ト・アキュムレータの８ビツト拡張部である
ことと合う様な形で、ロードされ、破算され、操作され
る。除算は乗算／除算装置で３２ビツトの被除数を除算
命令で特定された１６ビツトの除数に対して使うことに
よって行なわれる。一旦開始した時、乗算又は除算は、
高速プロセッサ１０に対する一連の命令中の後の命令と
並列に実行される。

多くの応用にとっては、この為１乗算又は乗算／累算の
みかけの時間は簡単な形式の１ｇｉの命令の時間又はサ
イクル時間になる。

タイマＢ５ａは期間タイマ６５と同期タイマ６７　　か
ら成り、の示の様に、２つのタイマを表わす、第１の期
間タイマ８５は１６ビツトのタイマであって、１００＋
、１秒の分解能を持ち、８５５３．６マイクロ秒の最大
期間を有する。０がタイマにロードされると、タイマが
不作動になる。Ｏ以外の値がデータ束４２を介してタイ
マにロードされると、タイマが０に向って減数計数を開
始する。０に達すると、割込みが発生し、レジスタ７９
の状態に伝えられ、タイマは再び初期値にロードされ、
この過程が繰返される。第２の期間タイマ６７は１６ビ
ツトのタイマであり、分解能が５００ナノ秒で、最大期
間は３２．７６８ミリ秒である。このタイマは普通不作
動になっている。Ｏ以外の値がロードされると、タイマ
がＯに向って減数計数を開始する。Ｏに達すると、割込
みが発生し、タイマが停止する。第１の期間タイマ６５
の目的は、累積的な誤差の蓄積を持たずに、高い分解能
のタイミング信号を発生することである。第２の期間タ
イマ６７は、中位に長い持続時間を持つ単独期間を出せ
る様にする。

メモリーアドレスΦレジスタ６１が１８ビツトのデータ
・メモリーアドレス空間を作る。２つの別々の１６ビツ
ト・レジスタがメモリ・アドレス拳レジスタ６１内に入
っていて、別々の命令によって操作される。最上位の半
分ＨＡＲＭがメモリーアドレス・レジスタ・チップの内
に舎まれており、外部アクセスの為に、高速プロセッサ
１０の外部にレジスタを設けてもよい、メモリ・アドレ
ス−レジスタ６１の最下位の半分ＭＡＲＬはデータ・メ
モリ・アドレス母線４に利用可能な出力端を有している
。

゛データ・メモリ母線６を使って、局部的に独立したア
ドレス空間をアクセスする。データ空間が前に述べたメ
モリーアドレス・レジスタ６１を介してアドレスされる
６６４にワードの様な別弧のＩｌｏ　レジスタ空間を、
第１図の６４ＫＤＲＡＭと同じデータ線を介してアクセ
スすることが出来るが、外部ラッチされる独立の１８ビ
ツト・アドレスを用いる。　Ｉｌｏとメモリ・データの
選択が、状態レジスタ７９の中に記憶されている状態レ
ジスタ・ビットによって行なわれる。データＩ１０ボー
ト５８は、モトローラ社のにθ８０００プロセッサの様
な他の装置及び周辺チップとのインターフェイスをしや
すくする様に設計されている。データの取扱いはＭ８８
０ＱＱ方式と論理的に同じに行なわれる。母線調停手段
がデータＩ１０ポート５９内に設けられていて、これは
第１０図について説明する。これは高速プロセッサＩＯ
が単一プロセッサ方式に於ける母線制御器として、又は
多重マスタ方式に於ける母線マスクとして作用すること
が出来る様にする。

状態レジスタ７８は３つの主要な機能を持つ。これは算
術論理装置５５の最後の動作の状態を記憶し、高速プロ
セッサ１０の動作モードを限定し、スクラッチパｉド曇
メモリ１７５内で使われているスクラッチパッドのペー
ジを限定する。ビットの割当て及びその他の定義が１大
工及びＩＩに記載した命令の組に示されている。更に、
算術論理装置５５の状態示、大抵の演算、論理動作及び
シフト動作の終りに記録される。ゼロ桁りげ及びオーバ
フローの３つの状態ビットが記録される。第４のビット
試験がビット試験命令によって記録される。もう１つの
ビットが乗算／除算装置５７のオーバフローを記録する
。この他に、高速プロセッサｌＯに対する幾つかの動作
状態を設定するロード・ビットがある。これらは、算術
／論理モード、データ・メモリ・アドレス／データ出力
不作動、ワード／バイト・モード、割込みマスク、乗除
算器の符号つきｌ符号なし動作、及びデータ拳メモリ空
間モードである。スクラッチパッド拳メモリ１７５の１
８ページ（１，０２４バイト）を拡張する４ピッ番フィ
ールドが限定されており、これはページ選択フィールド
と呼ばれる。

命令メモリーインターフェイスがデータＩ１０ボート５
９を介して利用されるが、高速プロセッサの命令を入力
するだけである。

サブルーチンの処理を後で詳しく説明するが、サブルー
チンを実施するのに必要な機能としての構造的な観点か
らみた、サブルーチンの処理を第２図について説明する
。サブルーチンの飛越し命令に出合った時、繰返しカウ
ンタ７１のアドレス・ポインタ・レジスタ６８をインク
レメントし、その後、次の逐次的な命令のアドレス及び
状態レジスタ７８の現在状態をスクラッチパッドメモリ
１７５、特にスフラフ・チパッドＡメモリ７５の、アド
レス・ポインタ・レジスタ８８の内容によって指示され
た場所に書込む、戻りアドレスがスクラッチパッドメモ
リ７５に書込まれ、状態がスクラッチパッドＢメそり７
７に書込まれる。この為、プロセッサの状態が保管され
、飛越しが１個のスクラッチパッド−メモリ・サイクル
で行なわれる。

サブルーチンの戻りはサブルーチンの呼出しの逆である
。戻りアドレス及び退避していた状態が、アドレス拳ポ
インタ６９によって現在定められている、スクラッチパ
ッド・メモリ１７５の場所から読増られる。この後、ア
ドレス会ポインタ６８をデグレメントする。戻りアドレ
ス及び状態が適当なレジスタにコピーされ、戻りアドレ
スにある命令を実行の為に取出す。

可聴的特徴が高速プロセッサ１０のアーキテクチャによ
って付与されており、例外操作を行なう。

例外は、普通予想される命令の実行の流れの外側で起る
事象である。高速プロセッサ１０では、これらは割込み
及び命令トラップである。プログラム・カウンタ８１及
び状態レジスタ７８の内容の処理は、サブルーチンと同
様に行なわれるが、ブラチンは、例外の種類に応じた一
定の記憶位置に対して行なう点が異なる。１８個の命令
から成るブロックが命令ワード人力８５を介して供給さ
れ、状態レジスタ７９を修正することが出来る様にし、
或いはトラップ・アドレスから始めて、その他の活動を
局部的に行なうことが出来る様にする。

高速プロセッサ１０は後で説明する様に自己タイミング
の理論回路を持っており、命令の実行のタイミングを制
御するのにクロックを使わない、その代りに、各々の主
要な機能クロックがそれ自身の動作を監視するのに必要
な論理回路を含んでいる。この論理回路が、機能ブロッ
ク内で最も長い論理的な通路及び物理的な通路に作用す
るので。

そのタイミングがブロックにおける最悪の場合の伝搬遅
延を表わす。成るブロックの「完了」信号が次の逐次的
なブロックに対する「開始」信号になる。ｌブロック内
で、動作は同期的であると考えることが出来る。これは
入力信号の変化で実行が開始されるからである。ブロッ
クの間のタイミングは、全てのブロックを接続する全体
的なタイミング信号がないので、木質的に非同期である
。

機能的なブロックの数（従ってブロック間制御信号の数
）は非常に少なく、この為接続される非同期動作の量も
少ない。この事実と、各々の命令の大部分がブロック間
で直列に実行されることとにより、従来非同期論理回路
に伴って起った論理レース及び論理ハザードの問題が事
実−トなくなる。

最悪の場合の判定が、プロセッサ中レベルではなく、ブ
ロック・レベルで行なわれるので、命令の処理量が最大
になる。普通のクロック・システムでは最も短いクロッ
ク周期は、その遅延が最も大きいブロックに要する期間
程度である。このことは、最悪の場合程の時間を必要と
しない命令段階の間、時間を潜在化させる。

自己タイミングの論理回路を持つ遅延論理回路が機能的
な論理部品の直ぐ近くに組込まれていて、同じ電界効果
トランジスタ論理回路を用いているので、プロセッサは
製造プロセスの変動に対して自己適応形である。つまり
、スライスの歩留りが、同じ寸法の八−にとって典型的
な値よりも、高くなると予想することが出来る。プロセ
ッサは動作状態の変化に対しても自己適応である。つま
り、各部分は、一層広い環境条件の範囲内で動作すると
予想し得る。

命令ワードのブリフェッチ及び高速プロセッサによるそ
の非同期的な実行が第３図に示されている。第３図は第
２図と共に参照されたい、命令デコーダ８３が、第３図
の波形１４１で表わす命令要請があった時、命令ワード
人力８５に応する。プログラム・カウンタ８１がデータ
母線２Ｂに波形１４３で表わされる命令アドレスをのせ
る。命令メモリは、第１図の場合は、常駐ＲＯＭ　１で
あるが、命令用意信号又は波形１４７と命令波形１４５
をデータ束２を介して高速プロセッサｌＯに、特に命令
ワード人力８５に供給する。命令用意信号は１．γ命令
デコーダ８３Ｃに、命令実行順序の初め近くに必要な信
号を発生させる。１次命令デコーダ８３Ｃは速度のため
最適化されている。これは、次の動作又は工程を限定し
得る様になる前に、復号過程を完了しなければならない
からである。命令用意信号は２次命令デコーダ８３Ｂの
動作をも開始させ、これがより多くの信号を発生するが
、これらの信号は、命令実行サイクルの後期まで必要で
はない。１次命令デコーダ８３Ｃが命令の復号を完了し
た時、それが初期復号有効信号を発生する。この信号が
第３図の波形１４９で表わされている。第３図は、ｌｔ
ｉ’８と１４１１１の間の長さ又は時間を持つシメンジ
ョン線により、命令を復号するのに要する最悪の場合の
復号時間をも示している。同時に、１次命令デコーダ８
３Ｃによって命令が復号されると、プログラム番カウン
タ８１が動作を開始する。１次命令デコーダ８３Ｃから
初期復号有効信号を受取った後、プログラム・カウンタ
８１が次の命令アドレスを発生し、この情報をデータ母
＠２Ｂにのせる。このデータ母線は、第１図のデータ母
線２の一部分である。次のアドレスは、後でプログラム
番カウンタ８１について説明する様に、、現在アドレス
のインクレメントであってよい。新しいアドレスが現在
命令の復号の後に、データ母線２Ｂにのせられる。この
変化が波形１４３の点１４４で起る。この動作により、
波形１４１で表す次の命令要請は現在命令の実行と同時
にすることが出来る。すでに述べた様に波形１４９によ
って表わされる初期復号有効信号が、スクラッチパッド
・メモリ１７５の一部分であるスクラッチパッド・アド
レス選択器から、スクラッチパッド・メモリ１７５に対
するアドレスを発生させる。このアドレスの出所は１次
命令デコーダ８３Ｃによって規定される。スクラッチパ
ッド番アドレス選枳器がスクラッチパッド・アドレスの
選択を完了すると、それが波形１５１によって表わされ
るスクラッチパッド有効信号を発生する。この実行に要
する時間が、シメンジョン線１４８　、１５０の間の距
離によって表わされている。

波形１５１によって表わされるスクラッチパッド・アド
レス有効信号がスクラチパッド会メモリ１７５に、この
スクラ・ソチパシド金メモリ１７５内の選定された行及
び列へのアクセスを行なわせる。スクラッチパッド・メ
モリ１７５がメモリに対するこのアクセスを完了すると
、それが波形１５３によって表わされるスクラッチパッ
ド・データ有効信号を発生する。シメンジョン線１５２
が、スクラッチパッド書データ有効信号が開始される時
間を表わす。スクラッチパッド・データ有効信号は、オ
ペランド選択器５３に、スクラッチパッド・データを算
術論理装置５５の片側に出力させると共に、もう１つの
オペランドを算術論理装置５５の反対側に出力させる。

この配置又は選択が２次命令デコーダ８３Ｂによって規
定される。算術論理装置段階の中には、実行される命令
に応じて幾つかの小段階があることがある。算術論理装
置段階が完了した時、算術論理装置５５が、シメンジョ
ン＠　１５８で表ゎ術論理′？を置の出力を２次命令デ
コーダ８３Ｂによって特定された宛先に書込ませる。こ
れを波形１５９で示す、一番早く結果を必要とするのは
、次の命令のスクラッチパッド読取段階である。これは
、汐の命令の復号が行なわれる為には、書込みが完了す
る必要はないから、次に統〈命仝の出所レジスタである
命令の宛先レジスタの所である。　ＡＬｔｌ出力右効信
号が高速プロセ・ソサを命令復号段階に循環させ１１次
の命令用意信号を受取るのを待つ様にする、こうして命
令サイクルが完了する。

オペランドに対してスクラ・ソチパッドの取出しを必要
としない場合（実行される命令がスクラッチパッ］″＄
オペランドを必要としない）、ｒＡ連した段階が実行さ
れず、こうして命令サイクルが短縮される。命令段階が
短縮される別の例は、１ｉ［術論理装置５５である。こ
こでは、算術論理装置５５が油質ｙは濠質を行なってい
ない時　算術論理装置５５を伝搬するのに要する時間が
なくなる。

全ての命令に共通の粘性は　それらがプロセッサの論理
回路の１回のパスで実行されること（１つのスクラ、ソ
チパリド・メモリの読取アクセスだけが行なわれ、１個
のＡＬＵ動作だけが行なわれる）である。これが、１つ
の命令によって行なうことが出来る動作の′：ａ雑性を
制限するが　プロセ。

すの論理回路を簡単にし、それらが実行される速度を速
める。「１回のパス」特性に対する唯一の例外は、１６
ビツトの定釣をロードして、１６ビントのプログラム機
姥を実行する２ワード命令であるわ：ういう実行は命令
の取得に関連する論理回路の部分街循薦するだけである
。データ通路の大部分は、依然として１回しか通過しな
い。

第３図で、シメンジョン線１４８　、１４８　、１５０
．１５２　、１５４　、１５８は、その前の事象が完了
した時に成る事象が起る様子を例示している。係属中の
米国特許出願番号　　　　　には、高速プロセッサの非
同期動作が更に詳しく説明されている。

第４図は第２図のプログラム・カウンタ８１のブロック
図である。プログラム・カウンタ入力選択器１０１が、
データ母線１６を介してスクラッチパッドＡメモリ７５
からの入力を、データ母線１２を介して一時しジスタロ
３からの出力を、そして、データ母線１４を介して命令
ワード人力８５からの命令ワード入力を受取る。スクラ
ッチパッドＡメモリ７５ノ出力は「戻り（ＲＥＴＵＲＮ
）Ｊ及び「戻り（複殻）　（ＲＥＴＵＲＮＳ）　Ｊ命令
をプログラム・カウンタ入力選択器１０１に供給する。

一時レジスタＢ３の出力は、サブルーチン飛越し命令”
　ＳＵＢＪＵＭＰ”、　”　ＪＵＭＰ”命令、　Ａｘ（
Ｂｘ）ＩＷ、ＩＷ　ＡＨ（８りを含む、（この動作の説
明については、表Ｉ及び■を参照された゛い、）プログ
ラム・カウンタ入力選択器１０１が、外部の割込みベク
トルからの外部割込み、又は期間タイマｌ１期間タイマ
２によって起る割込み、又は内部の割込みベクトル１０
５によるトラップ割込みを処理する。プログラム・カウ
ンタ入力選択器１０１の出力が、プログラム・カウンタ
゛ＰＣ”制御部１３８によって制御される。プログラム
・カウンタ制御部１３９が”ｐ　ｃ　”ラッチ１０１１
に印加され、これがリセット・ベクトル１１１によって
リセットされる。ＰＣラッチＩＯ８の出力がＰＣバッフ
ァ１１５及びデータ束２Ｂに印加される。更に、ＰＣラ
ッチの出力がＰＣベクトル加算器１１８に印加され、そ
こで、データ束１１３にあって、ブランチ命令及び短い
”ＧＯ９ＯＢ　”サブルーチンを含む命令ワードと加算
される。ＰＣ加算器−選択器１２１が命令ワードか、或
いは論理１回路１３１によって発生されるバイアス論理
「１」の何れかを選択する。このバイアス論理ｌは、普
通の命令、２ワードの命令、Ａｘ（Ｂｘ）、ＩＷ、　Ｉ
Ｗ、Ａｘ（Ｂｘ）、ＧＯ９ＵＢ　、ＳＵＢＪＵＭＰ　、
内部割込ミ、外部割込み、短い”　ＧＯ９ＵＢ”を表わ
す。これらのルーチンの説明については表Ｉ及びＩＩを
参照されたい、勿論、これらの内の１つのルーチンの選
択がＰＣ制御部１３９によって制御される。ＰＣ加算器
１１８がＰＣ加算器−選択器１２１の出力をｐｃラッチ
１０８の出力と組合せ、それをＰＣ加算器ラッチ１２７
並びに割込みＰＣラッチ１２３に印加する。割込みＰＣ
ラッチはデータ束１２５によってＰＣ加算器１１８に接
続されている。ＰＣ加算器ラッチ１２７がプログラム・
カウンタ入力選択器に印加する為に内容を保持し、ＰＣ
プログラム・カウンタ入力選択器１０１が、普通の命令
、ブランチ、２ワードの命令、Ａｘ（ｅｇ）、ＩＷ及び
ＩＷ　Ａｘ（Ｂｘ）に対するデータ束１２９の機能を選
択する０割込みＰＣラッチ１２３の出力がデータ束１３
５によってサブルーチン呼出しラッチ１３７に印加され
、その出力が活性化されて、”　ＧＯ９ＵＢ”′、ＳＵ
ＢＪ０ＭＰ　”　、内部割込み、および外部割込みを実
行する。

次に第５図について説明すると、第２図に示したレジス
タのブロック図が示されている。特に、算術論理装置５
５の出力がデータ母ｗｉ４２に印加される。データ母線
４２に印加される信号はＭＮＥＭＯＮＩＣｌＡＬＩＴに
よって表わされており、一時レジスタ口３、繰返しカウ
ンタ７１、アドレス・ポインタ６８及び状態レジスタ７
８に印加される。データは書込み指令によって、一時レ
ジスタ口３にロードされる。この指令は命令デコーダ８
３．特に２次命令デコーダ８３Ｂから出る。繰返しカウ
ンタ７１も算術論理装置５５の出力を受取り、信号ＩＣ
ＷＲＩＴＥが発生した時、復号された命令を実施するの
に必要な動作を計数する。繰返しカウンタ７１の出力が
データ母線３０に印加されると共に、エンコード回路１
８にも印加される。この回路は、繰返しカウンタ７１の
内容が１に等しくなった時、そうなったことを表わす出
力を状態信号として導体８に発生する。更に、前に第２
図について説明した様に、算術論理装置５５の出力が、
ＰＷＲＩＴＥ命令、ＰＩＮＧ命令及びＰＤＥＣ命令の制
御の下で、アドレス・ポインタ６９に印加される。アド
レス・ポインタ８９の出力がデータ　母線２８を通して
、アドレス選択器７３及びオペランド選択器５３に印加
される。勿論、制御指令は２次命令デコーダ８３Ｂから
来る。

状態レジスタ７９は、算術論理装置５５の状態と、命令
ワード人力８５から供給された命令を実行する間に高速
プロセッサが実施する機能とを記憶する６個の独立のレ
ジスタで構成される。これらのレジスタは多重精度カウ
ンタ７５０、算術／論理状態レジスタ７７、ビルト試験
状態レジスタ１７１３　、　Ｍ／Ｄ故障状態レジスタ８
１、モードｅビット春レジスタ８７及びページ−ビット
・レジスタ８９を含む。

多重精度カウンタ７５０は、多重精度動作−を行なう繰
返しを計数する為に使われ、ニーモニック符号ＭＰＷＲ
ＩＴＥによって制御され、多重精度動作を実行する指令
を表わす状態である二−モニック符号ＥＭＰ　、及び多
重精度動作が完了したことを表わすニーモニツク符号Ｍ
ＰＲＥＣをその出力に発生する。

第５図に示す実施例では、多重精度カウンタ７５０は４
ビー７ト・カウンタである。普通、算術論理装置５５に
対する桁Ｆげ入力は出力されていない状態であり、加算
、減算及びシフト動作が１６ビツト・ワードに対して行
なわれる。多重精度カウンタ７５０がＯ以外の値に設定
されると、成る動作の桁上げ出力が次の動作に対する桁
上げ入力になる。この為、桁上げ出力が算術命令　対し
て中間桁上げになり、シフト動作に対してシフト・ビッ
トが保存される。各々の動作を行なうにつれて、多重精
度カウンタ７５０をデクレメントする。ニーモニック符
号ＭＰＲＥＧによって表わされる様に、カウンタが０に
達した時、桁上げの連係が終了し、算術論理装置は普通
の動作モードに戻る。この過程は算術論理装置のブロッ
ク図を示す第８図について後で詳しく説明する。

算術／論理状態レジスタ７７は３つの出力を持つ。これ
らはＺ、Ｃ及びＶであり、ニーモニック符号−ＲＤ　Ａ
／ＬＳによって制御される。算術／論理状態レジスタ７
７は、２次命令デコーダ８３Ｂの制御の下に、算術論理
装置５５の状態を記憶する。これらの状態は、−１−に
述べた様に、Ｚ状態又は０を含む。

算術動作、論理動作又はシフト動作の結果がＯである場
合、Ｚビットがセットされる。比較命令に対しては、Ｚ
ビットはオペランドが等しいことを表わす。

算術動作の間、最上位ビットからの桁上げ出力が発生し
た場合、Ｃビットがセットされる。シフト動作ではこれ
はオペランドからシフトして出たビットのコピーであり
、この場合、論理動作ではＺビー、トが限定されない。

算術動作の結果を１６ビツトの２つの補数で表わすこと
が出来ない場合、■ビットがセットされる、これは勿論
オーバーフロー状態を表わす。左シフト動作では、これ
は最上位ビットの符号の変化を表わす。

命令デコーダ８３に印加された命令が試験を要求する時
、ビット状態レジスタ１７９が、復号された命令ＷＲＴ
ＢＩＴによって示す様に、試験結果を記憶する。Ｔビッ
トがビット試験命令によって修正される。この状態は、
算術論理装置５５の出力で試験されて、データ母線４２
にあるビー、）のコピーであるＭ／Ｄ故瞳状態レジスタ
８１は、乗算／除算装置５７の乗算／除算に於ける故障
を表わし、２次命令デコーダ８３Ｂによって復号された
ｗＲＴ　ＳＴ　ＲＥＧ命令が発生した時、乗算／除算装
置５７が指令の組Ｍ１０Ｆを発生した場合、故障を艷軛
、する。　Ｍ／叶ビットが、０による除算を試みた場合
、又は乗算して累算した結果を３２ビツト数によって表
わすことが出来ない場合、その動作の終りに、乗算／除
算装置５７によってセットされる。

モード・ビット・レジスタ８７は、２次命令デコーダ８
３Ｂからの％ＩＩＲＴ　ＳＴ　ＲＥＧ命令により、算術
論理装置５５の出力の状態をロードする。この中には、
ニーモニック符号ＡＲＩ　ＴＨ／ＬＯＧ　ＩＣによって
表わされる論理モード動作が含まれる。これは、成るＯ
Ｐ符号が、プロセッサのプログラムによってセット並び
にリセ−／　）される、トに引用した二−モニフク符号
によって表わされる論理モード・ビットの状態に応じて
、２つの別異の動作を行なうことを表わしている。２つ
の動作が同じオペランドを使い、その結果を同じ場所に
記憶する。動作の違いは、算術機能及び論理機能の切換
えである。一般的に、この切換えは’　Ｔ　＠　　ＮＥ
ＸＴ”命令による。この命令は、命令を詳しく記載した
表Ｉ及びＩＩに定義されている。論理モード・ビー／　
）が１に設定されていれば、（ＡアンドＢ）、（Ａオア
Ｂ）、（排他的なＡオフＢ）及び論理シフ）Ａと言う論
理動作を表わす、論理モード・ビットがＯに設定されて
いれば、モードナビットはＡ＋Ｂ、Ａ−Ｂ、Ｂ−Ａ及び
算術シフ）Ａの算術機能を表わす。二−モニック符号Ｔ
Ｒｌ５ＴＡＴＥは出力禁止ビットである、このビー、ト
が高速プロセッサのプログラムによってセットされると
、第１図のデータ母線４及びデータ母線駆動器に接続さ
れたデータ番メモリのアドレスからの出力が禁止される
。

ＷＯＲＤ／ＢＹＴＥはバイト又はワード・モード動作を
表わす、高速プロセッサのプログラムによってバイト争
モードが設定された時、メモリ・アドレス・レジスタ８
１にある論理アドレスがバイト・アドレスとして使われ
、データ・メモリの処理はバイトで行なわれる。このビ
ットがリセットされると、メモリ・アドレス−レジスタ
６１に於ける論理動作は１８ビツト・ワード拳アドレス
として使われ、データ入力に伴なう処理は１８ビット−
ワードで行なわれる。メモリの参照は、ワード舎モード
又はバイト・モードに関係なく、常に１６ビツト・ワー
ドである。バイト・モードの時、アドレスの１８ピツ）
−ワードから１バイトだけが読取られ又は書込まれる。

割込みマスクが第５図では二−モニック符号ＩＮＴ　Ｍ
ＡＳＫによって表わされており、第１図のデータ母線６
で割込み入力が禁止された時、高速プロセッサのプログ
ラムによってセットされる。割込み入力は、大抵の計算
機の論理回路で行なわれる様に、縁でトリガされるので
はなく、レベルでトリガされる。割込みマスク・ビット
がオフに設定されている時に割込み線に信号が出ると１
割込み順序が開始される。

符号乗算機能が二−モニック符号ＳＧＮ／［ｌＮ５ＧＮ
によって、モード−ビット・レジスタ８７によって表わ
され、高速プロセッサのプログラムによってセットされ
た時、乗算及び除算は２つの補数の動作として行なわれ
る。このビットがセットされないと、これらの動作が符
号なしで行なわれる。ＤＡＴＡ１／Ｑは二−モニック符
号■０であり、外部ブータボメモリ母線に対する参照が
、データ・メそりと関係のない８４にブロックである高
速プロセッサの■０アドレスに向けられる時、高速プロ
セッサのプログラムによってセットされる。このビット
がセットされていない時、母線のアクセスはデータ・メ
モリに向けられる。

ページ・ビット−レジスタ８８が二−モニツク符号ＷＲ
Ｔ　ＰＡＧによって制御される。この二−モニ−２り符
号は勿論２次命令デコーダ８３Ｂによって復号され、ス
クラッチ・パッド・メモリ１７５からの１８ワード・ペ
ージを選択する為に使われる選択フィールドを定める。

データ母線４Ｇのデータ母！１部分８１内にある命令の
４ピツ）−フィールドから、ページ・ビット・レジスタ
によって発生されるパッド選択フィールドに、直接的な
スクラッチパッドの発生が行なわれる。スクラッチパッ
ドＡメモリ７５及びスクラッチパッドＢメモリ７７の両
方のアドレス力、同じページ選択フィールドから発生さ
れる。データ母線４０のデータ母線部分θ３にある４ピ
ツ◆フイールドは最大容量が１８ページである。この情
報はスクラッチパッドＯメモリ１７５のアドレス動作に
ついて説明する。

次に第６図には、アドレス選択器７３のブロック図並び
にスクラッチパッド・メモリ１７５に対するその接続が
示されている。アドレス選択器が２つの部分？３Ａ、？
３Ｂとして示されている。部分７３Ａにはスクラッチ・
パッドＡ読取フィールド選択器２４、スクラッチパッド
書込みフィールド選択器３２及びスクラチパッドＢ読取
フィールド選択器５０がある。書込み又は読取動作をす
るかどうかは、データ母線４８を介してスクラッチパッ
ド書込みフィールド選択器に供給される２次デコーダの
制御と、導体４Ｂを通してスクラー、チパッドＡ読取フ
ィールド選択器２４及びスクラッチバッドＢ読取フィー
ルド選択器５０の両方に供給される初期デコーダの制御
とによって決定される。ページ読取又は書込み機能を実
施する為の必要な状態を表示する為に〜　、状態レジス
タ７Ｉ３からの最下位ビット又はビット０が、スクラッ
チパッドＡ読取フィールド選択器２４、スクラッチパッ
ド書込みフィールド選択器３２及びメクラ−２チパツヂ
Ｂ読取フィールド選択５０に供給される。読取でも書込
みでも、各々の選択器Ａ又はＢは、データ母線２Ｇに存
在する命令ワード、データ母線２８に存在するアドレス
・ポインタ、又は鰻返しカウンタの出力、或いはデータ
母線３０に存在するその一部分を選択し、スクラッチパ
ッド・メモリ＋７５に印加する。導体又はデータ母線２
２がスクラッチパッド・メモリ１７５をアドレス選択器
７３に接続する。一般的にスクラッチパッド・メモリ１
７５のアドレスは２つの別々の部分で構成される。更に
、プログラマブル論理アレーで構成された３つのスクラ
ッチパッド・デコーダがあり、これらはスクラッチパッ
ド書込みＰＬＡ８８　、　ＳＰＡ読取ＰＬＡ？Ｑ及びＳ
ＰＢ読取ＰＬＡ７２と記されている。

スクラッチパッド書込みＰＬＡ８８が２次命令デコーダ
８３Ｂからデータ母線４８を通じて印加される２次制御
によって制御され、ＳＰＡ読取ＰＬＡ７Ｇ及び９ＰＢ読
取ＰＬＡ？２が、１次命令デコーダ８３Ａによって復号
されてデータ母線４Ｂを通じて印加される初期命令と、
２次命令デコーダ８３Ｂによって発生されてデータ母線
４８を通じて印加される後期制御との両方によって制御
される。各々のＰＬＡが３つの信号の組合せを復号する
。これらは、２つの状態ページΦど一／ｌ”ｓ丁１．Ｓ
ｒ１．データ母線３０に存在する２つの繰返しカウンタ
・ビット、及び第２図のアドレス・ポインタ６８によっ
て発生される２つのポインタ・ビットを舎む。これらの
信号を使って、Ａ個選択器６４及びＢ個選択器６８の制
御作用により、スクラ・ンチパッド・メモリに於ける書
込み動作又はスクラッチパッド・メモリからの読取動作
の何れかを実施する。

スクラッチパッド舎メモリの出力がオペランド選択器５
３に印加する為にデータ母線３８に出る９０ＰＡＢと、
やはりオペランド選択器５３に印加する為にデータ母線
４４に表われる５ＰＯＢＢとして記されている。スクラ
ッチパッド書込みＰＬＡ８８からの出力がＡ保持ラッチ
５４及びＢ保持ラッチ５５の両方に印加される。Ａ保持
ラッチ５４がデータ母線５Ｂによってスクラッチパッド
Ａメモリ７５に接続され、スクラッチパッド書込みＰＬ
Ａ６８の出力の制御の下に、データ母線４２に存在する
算術論理装置の出力を、スクラッチパッドＡメモリ７５
の、データ母線２２に出ているアドレスの所にロードす
る。同様に、Ｂ保持ラー、チ５５が、スクラッチパッド
書込みＰＬＡ８Ｂからの復号された命令の制御の下に、
データ母線４２に接続された算術論理装置の出力に表わ
れるデータをデータ母線５８を介してスクラッチパッド
Ｂメモリ７７に供給する。読取動作により、後で説明す
る様にして発生されるデータ母線２２に表われるアドレ
スが、データ母線８２にあるスクラッチパフドＡメモリ
の出力をＡ個選択器６４及びＢ個選択器６６に印加させ
ると共に、データ母線６２に表われているスクラッチパ
ｉドＢメモリの出力をＡ個選択器６４及びＢ個選択器６
６の両方に印加する。スクラッチパ・シト−メモリ１７
５へのアドレスは直接及び間接アドレス・モードの両方
で発生される。直接アドレスは、前に説明した状態レジ
スタ７８のページ選択フィールドを、データ母線２６を
介してアドレス選択器に印加された命令ワードの４ビツ
ト・フィールドに接続することによって発生される。

命令フィールドは常に１６進と２進ビツトの境界にある
。１．２及び３レジスタ命令が用意されている。直接モ
ードの状態レジスタが４ビツトを供給する。最下位ビー
／　）は前に状態レジスタ７８について説明した様にペ
ージ情報であり、命令ワードがアドレス情報の４ビツト
を供給し、これによってスクラッチパッド舎メモリ１７
５の８ビット−アドレスが得られる。然し、第６図に示
す実施例では、７ビツトしか使われない、これはメクラ
−２チパツドＡメモリ７５及びスクラッチパッドＢメモ
リ７７には完全な６ページしかないからである。スクラ
ッチバッドＡ読取フィールド選択器２４、スクラッチパ
ッドＢ読取フィールド選択器５ｏ及びスクラッチパッド
書込み選択器３２の理由となる別のアドレスは、繰返し
カウンタから得られ、スクラッチパッド・メモリ１７５
をアドレスする間接手段になる。繰返しカウンタ７１の
最下位の８ビツトがスクラッチパッド・メモリに対する
アドレスとして使われる。メクラ−２チバｉドφメモリ
のＡ側又はＢ側の選択は、命令デコーダ８３から供給さ
れ実行される命令によって決定される。前に述べた直接
アドレスの場合の様に、第７図の実施例では、最下位の
７ビツトだけが使われる。アドレス・ポインタ６９によ
って付加的な間接アドレスが得られる。

このモードでは、ポインタ・レジスタの内容をスクラッ
チパッドΦメモリ１７５に対するアドレスとして使う、
スクラッチパッド・メモリ１７５のＡ側又はＢ側の選択
は、２次命令デコーダ８３Ｂで復号し、実行する命令に
よって決定される。然し、ポインタ・アドレス・レジス
タを保っておかないと、サブルーチン及び割込みの連結
が狂うので、ポインタによるアドレス動作は限られてい
る。ポインタ番レジスタθＧからの最下位ビットが第６
図の実施例で使われている。スクラッチパッドＡ読取フ
ィールド選択器２４．スクラッチパッド書込みフィール
ド選択器３２及びスクラッパッド読取りフィールド選択
器５０が更新レジスタ５２によって更新される。

第７図はオペランド選択器５３のブロック図である。オ
ペランド選択器５３はＡ選択器／多重化器１６１及びＢ
選択器／多重化器１６３を含む。Ａ選択器／多重化器１
８′、が、データ母線３２に出る二−モニック符号０Ｐ
ＤＡと記した出力を介して、算術論理装置５５、乗算／
除算装置５７又はメモリーアドレス・レジスタ６１に印
加する為に、自分に印加された信号の内の１つを選択す
る。Ａ選択器／多重化器１６１は、データ母線３８に表
われる二−モニック符号ＳＯＰ口Ａと記されたスクラー
、チもパッド−メモリの出力、データ母線２８に表われ
るアドレス・ポインタ６８の出力、データ母線１４に表
われる二−モニック符号ＩＬｃ１１で表わされた命令ワ
ード・カウンタ８５の出力、データ母線４０に表われる
二−モニ−２り符号ＳＴＱで表わされた状態レジスタ７
９の出力（ＳＴＱ３０に表われる二−モニック符号ＩＣ
Ｑで表わされた繰返しカウンタ７１の出力、データ母線
８６に表われる二−モニック符号ＴＯＴＤＢＱで表わさ
れたデータＩ１０ポート５８の出力、データ母線８０に
表われる二−モニツタ符号ＭＡＲＭＱ及びＭＡＲＬＱで
表わされたメモリ・レジスタ８１の出力、データ母線７
４に表われる二−モニック符号ＭＩＩＭＱ及びＭＤＬＱ
で表わされた乗算／除算装置５７の出力、データ母線１
８８に表われる論理０バイアス、データ母線１２から来
る一時しジスタロ３の出力、及びデータ母＃１１１２に
表われる二−モニック符号ＴＲＱで表わぎれた一時しジ
スタロ３の出力の点１Ｂ５に出るバイト反転の何れかを
選択する。Ａ選択器／多重化器１６１は２次命令デコー
ダからデータ母線４８を介して送られる、ニーモニック
号ＡＳＥＬで表わされたへ選択器信号によって制御され
る。Ｂ選択器／多重化器１６３はデータ母線１２に表わ
れる信号ＴＲＱ　、信号ＴＯＴＤＢＱ、信号ＭＤＬＱ、
データ母線１７０に表われる論理１バイアス信号、及び
データ母線４４に表われるスクラッチパッド・メモリの
出力の何れかを選択する。Ｂ選択器／多重化器は、２次
命令デコーダ８３Ｃによって復号されて、データ母線４
８に表われる二−モニック符号ＢＳＥＬで表わしたＢ選
択器信号によって制御される。

次に、第８図には、算術論理装置５５のブロック図が示
されている。状態レジスタ１７９からの桁上げ４０が選
択器１３０に入力する。この選択器は、データ母線３２
に表われるオペランド選択器のＡ側の出力０ＰＤＡの最
上位ビット、又は第５図の算術／論理状態レジスタ７７
の桁Ｆげ出力Ｃ又は論理Ｃバイアス１３８の何れかを選
択する。選択器の出力がシフト論理回路１０８に対する
入力として使われる。

シフト動作の間、この論理回路１０８がデータ母線４２
に出力を発生すると共に、データ母線１１０Ａに桁上げ
又はデータ母線９０Ｂにオーバフロー状態の表示を発生
する。アンド論理回路１０２が、オペランド選択器５３
のＡ側の出力をデータ母線４２に表われるオペランド選
択器５３のＢ側の出力と組合せて、両側の組合せを発生
する。オア論理回路１０４がオペランド選択器５３の両
側の論理オアを発生する。

排他的オア論理回路１０Ｂがオペランド選択器５３の両
側の排他的オアな発生する。排他的オア機能を実施する
には、両側を論理的に反転しなければならないが、これ
が反転論理回路１２８によって行なわれることに注意さ
れたい０通過論理回路が、データ母線３２によって印加
されたオペランド選択器５３のＡ側出力を出力データ母
線４２に通過させる。

ビット・セット及びビット−リセット論理回路１１２を
使って、Ａ側オペランドの１つのビットをセット１又は
リセットＯする。セット又はリセットすべきビットは命
令の中にあって、２進デコーダ１３２によって復号され
る。この２進デコーダはどのビットをビット試験論理回
路１１Ｂによって試験するかをも復号する。ビット試験
論理回路ｔｔｅがデータ母線３２に存在するデータを試
験し、その結果をビット状態レジスタ７９に印加する。

加算前輪理回路１１４が、オペランド選択器５３に両側
に表われるデータに対してアンド、ノア及び排他的オア
操作を行ない、これらの関数を加算器１１８に印加する
。加算器１１８はオーバフロー状態及び桁上げ状態を表
示し、その出力がバッファ１２０に印加される。アンド
・ゲート１２２がデータ母線４２に存在する信号を組合
せて、状態線８０Ｃにゼロ状態を表示する。勿論、試験
が状態線９００に発生される。

第９図には、乗算／除算装置５７のブロー、り図が示さ
れている。オペランド選択器のＡ出力及びオペランド選
択器のＢ出力が、夫々データ母線３２．３４によって乗
算／除算装置５７に印加される。オペランド選択器５３
のＡ出力が第１の選択器１３Ｂに印加される。この選択
器はＹ出力及びＹ出力の両方を発生し、その出力が、Ｙ
−Ｙ選択器１４０に印加される。第１の選択器１３８に
対するＹはＡレジスタ１４３の出力であり、このレジス
タは、点１θ３で、データ・ワードの内の最ト位の３ビ
ツトのシフ加される。後で説明するが、第９図の乗算／
除算回路は１乗算及び加算を行なう為にブース・アルゴ
リズムを実施する。このアルゴリズムは従来実施する場
合は、データ・ワードの中にあって、被乗数を構成する
データ・ビットを、この明細書で右側と呼ぶ最下位側又
はこの明細書で左側と呼ぶ最上位側へシフトすることを
必要とする。ブース・アルゴリズムを実施する一部分と
して、記録器１９９が、Ａレジスタ１４２の出力にある
データ・ワードを選択符号に記録し、それをＢ選択器１
５０に印加する。記録器１１１９の出力に応じて、Ｂ選
択器１５０がＢ出力を選択する。このＢ出力は、第２の
選択器１４４に印加されたオペランド選択器５３のＢ側
と定義されており、これがＢ補数レジスタ１４ＢにＢ又
はＢの何れかを供給する。Ｂは乗除算器の最上位出力と
して定義され、データ母線？４Ａに表われるが、第２の
選択器１４４の入力にフィードバックされる０選択器１
５０は、Ｂ出力の点１７８に於ける１ビ５ト左シフトと
定義される２Ｂ出力、又はＢ出力の１ビウト左シフトと
定義される２Ｂ出力又はレジスタ１４８によって発生さ
れる３Ｂ出力及びその補数をも選択することが出来る。

　３Ｂ出力及びその補数はデータ母線１Ｂ４に表われる
出力信号であって、これは後で定義するが、Ｂ選択器１
５０に印加する為に、３Ｂ、３ルジスタ１４Ｂに印加さ
れる。

Ｂ選択器１５０は更に、ビット・シフト点１８２で２ビ
ー、ト左にシフトした後のレジスタ１４ＢのＢ出力と定
義される４Ｂ、又は点１８４で２ビツト左シフトされレ
ジスタ１４ＢのＢ出力に印加される４Ｂ出力の何れかを
選択することが出来る。Ｂ選択器１５Ｇの出力が第４の
選択器１５４に印加される。第４の選択器１５４が、１
８ビツト加算器１５８に印加する為、乗算／除算出力の
最上位側であるデータ母線？４Ａの出力、１８Ｂに現わ
れる０バイアス信号又はＢ選択器１５０の出力の何れか
を選択する。１８ビー２ト加算器１５８が第４の選択器
１５４の出力を第３の選択器１５２の出力と加算する。

勿論、第３の選択器１５２はオペランド選択器のＡ側を
表わしており、第４の選択器はオペランド選択器のＢ側
を表わす。

第３の選択器は、Ａレジスタ１４２のＡ出力、Ｂ、百レ
ジスタ１４ＢのＢ出力、データ母線７４Ｂに表われる乗
除算器の低位側の出力、０バイアス１８Ｂに表われるＯ
バイアス、又は和レジスタ１５８の出力の何れかを供給
する。和レジスタ１５Ｂはモア・フィードバック選択器
１８０の出力であり、この選択器１６０は、和レジスタ
１５Ｂを介して第３の選択器１５２に印加する為に、１
８ビツト加算器！５８の出力又はデータ！７４Ｂに表わ
れる乗除算器の最下位側の出力を選択する。

１８ビヤト加算器１５８の出力がモア・フィードバク選
択器１８０及び最小フィードバック選択器１６２に印加
される。モアーフィードバック選択器１８０は、和レジ
スタ１５６、モア選択器１７５又は３Ｂ／３Ｂレジスタ
１４８に印加する為に、データ母線？４Ｂに表われる乗
算／除算回路の最下位側の出力又は１８ビ・・２ト加算
器１７８の出力の何れかを選択する。最小フィードバッ
ク選択器１８２の出力は、点１θ５でｌビ・ント左にシ
フトし、且つ組合せ回路１８７によって１ビツトを組合
せた後にモアセレクタ１７５ニ信号を印加するため乗算
／除算回路の最上位側からの出力、または１８ビツト加
算器の出力を選択する。組合せ回路１８７は、導体１Ｂ
４に表われるモア・フィードバック選択器ＩＢＯの出力
の１つのビットを、截１９５で１ビツト左にシフトした
後の最小フィードバック選択器１６２の出力と組合せる
。モア選択器１０７５がＮＯＮ　レジスタ１８５に印加
する為、４つの出力の内の１つを選択する。ＭＤＭレジ
スタ１８５が、乗算／除算装置５７の出力の内の最上位
ビットをデータ母線７４Ａに保持する。この選択は、ス
ピルオーバ回路１８８からの出力、モア・フィードバッ
ク選択器１８０からの出力、シフ）　１９５又は組合せ
＋９７によって修正した後の最小フィードバック回路１
８２の出力、又はデータ母線１２に表われてモア選択器
１７５に印加される一時レジスタ８３の出力から行なわ
れる。最小選択器１７７がＭＯＬレジスタ１８７に印加
する為、５つの入力の内の１つを選択する。このＭＯＬ
レジスタはデータ母線７４Ｂに最下位データ・ビー７ト
な保持する。最小選択器１７７の出力は、モア・フィー
ドバック選択器１８０の出力、市１９１に於ける１ビツ
ト左シフトによって修止し目、つ１８９で論理Ｏと組合
せた後のモア・フィードバック選択器１６０の出力、点
１７４で右にシフトし、且つ点１７８でモア・フィード
バック選択器１６０からの１ビツトと組合せた第１の最
下位出力、及び市１７２で３ビツト右にシフトし且つデ
ータ母線１７６を介してモア・フィードバック選択器１
８０からの３ビー、トと組合せた第２の最下位フィード
バック、及び一時レジスタ口３から最小選択器１？？に
供給される出力を含む、オーバフロー状態が故障によっ
て表示され、この故障が故障検出器１７３に印加される
。オーバフロー状態がスプルオ／＜回路１８８によって
検出される。このスピルオーバ回路は選択器１７８を含
み、この選択器がモア・フィードバック回路１８０　、
１０７５の出力からの２ビツトを選択し、これがリプル
桁上げ回路１８１の出力又はモア選択器１０７５の出力
と組合わされる。

リプル選択器１７９の出力が５ＰＯＶレジスタ１８３に
印加される。このレジスタはスピルオーバがあった場合
、そのことをデータ母線１８９を介して故障検出器＋７
３に知らせる。５ｐｏｖレジスタ１８３の出力をリプル
桁−トげ回路１８１及びモア選択器１７５の１つの入力
に印加することにより、主要回路が完成する。

第１０図はメモリ・アドレス・レジスタ６１及びデータ
Ｉ１０ボー）５Ｂのブロック図である。１次命令デコー
ダ８３Ｃがデータ形成を検査して、ワード又はへイト・
モードｅビットのいずれの動作モードかを決定する。プ
ログラムの過程によってバイトφモード・ビットがセッ
トされている時、論理アドレスが最上位メモリ・レジス
タＭＡＲＭ７８及び最下位レジスタ７６にあり、これは
バイト中アドレスとしてＭＡＲＬと記されている。デー
タφメモリとの処理はデータ・ワードではなく、データ
ｅバイトによって行なわれる。ワード／バイト−ビット
がリセットされている時、ＨＡＲＭレジスタ７８及びＭ
ＡＲＬレジスタ７６にある論理アドレスが１８ビツト・
ワード・アドレスとして使われ、データ・メモリの処理
は１６ビー、ト・ワードで行なわれる。ワード・モード
又はバイト・モードに関係なく、メモリの参照は常に１
８ビツト・ワードであることに注意されたい。然し、バ
イト０モードでは、アドレスの１８ビツト・ワードから
１バイトだけが読取られ又は書込まれる。アドレスがア
ドレス・モード選択器によって選択された後、導体４に
よってメモリに供給される。アドレス・モード選択器は
３状態バツフア８２に印加する為、４つの入力の内の１
つを選択する。このバッファ８２が選択的なアドレスを
データ母線４を介して第１図の外部メモリに接続する。

データ母ｓＩ４は１８ビツトの導体であることに注意さ
れたい。

バイト・モードにある時、ＨＡＲＭ及びＭＡＲＬにある
値がバイト・アドレスを表わすから、出力アドレスは、
ワード・アドレスを表わす様に、実効的に１ビツト右に
シフトしなければならない。これがアドレス・モード赤
枳器８０に対するＢ入力によって行なわれる。ＭＡＲＩ
ｎ、母ｔ！３２の最上位の１５ビツトだけを用いて出力
される。ＭＡＲＨの最下位ビットがＭＡＲＬの最上位ビ
ットになり、ＭＡＲＬが１ビツト右にシフトする。ＭＡ
ＲＬの最下位ビットがＩｌｏの適正なバイトを制御する
為に、バイト選択器９４．．８８に関連して使われる。

勿論、アドレス拳モード選択器は、データ束４６の一部
分である導体のワード／バイト信号によって制御される
。

データＩ１０ボートはデータ母線６を介して、高速プロ
セッサ１０とのデータのインターフェイス接続をする。

到来データに対しては、シュミット・Ｆリガ人力９２が
データを濾波し、それをバイト選択器８４までにアンド
・ゲート８５に印加する。これはワード−バイト信号４
Ｂによって制御される。バイト選択器が第１又は第２の
バイトの何れかを選択するのに対し、アンド・ゲート８
５は１バイトを通過させて、合計データ・ビットを作り
、これがデータ束８６に表われ、第１図のオペランド選
択器５３に印加される。この出力がオペランド選択器５
３の出力により、データ束３２を介して、１次命令デコ
ーダ８３Ｃによって復号されるワード／バイト信号によ
って制御されるバイト選択器８Ｂと、３状態バ・ノファ
８６とに印加され、データ母線６と第１図に示した周辺
装置とに印加される。

第１１図は１次デコーダ・アレー８３Ｃ及び２次デコー
ダ８３Ｂのブロック図である。デコーダは、命令ワード
を適当な信号に復号して、それらを夫々出力データ母線
４Ｂ、４８に印加する復号アレーである。状態ビット及
び制御ビー７トがデータ母線４０及び６を介して１吹デ
コーダ８３Ｃに印加され、制御ビットが２次デコーダ８
３Ｂに印加される。

ピコシーケンサ論理回路８３Ａは、所定の指令により、
記述した動作を行なう状態装置であり、従って第１２図
はピコシーケンサ論理回路８３Ａを構成する状態装置の
状態図である。ピコシーケンサ論理回路は、論理及び較
正論理の３つの順序を実施するのに必要な順序を発生す
る。これらは、保持順序、Ｃ０Ｎ５ＴＡＮＴ及びＧＯ９
ＵＢ順序、及びＲＥＴＵＲＮＳ、ＲＥＴｔｌＲＮ及びＬ
ＯＡＤ−ＩＮの順序を含む、端のブロックが較正順序に
続く。この較正順序は、第１２図の３１９に示す状態Ｏ
で実行され、セルフタイム発振器の較正を実施すること
が出来る。この実施例は、第１図及び第２図の実施例で
は行なわれていないが、高速プロセッサｌＯを正確な計
時能力を必要とする複雑な通信方式と共に使うことが出
来る様にするものであり、この為、計時作用を発生する
のに使われるセルフタイム発振器の周期的な較正が必要
であり、ブロック３１８で表わされる順序の間に較正さ
れる。ブロック３１９の後、この順序は終点３１１　で
終る。

保持順序で使われる次の経路は母線調停に用いられ、表
■に要請として収容されたビンの割当てに表わされてお
り、高速プロセッサ！０がデータ・メモリ・アドレス段
階のアクセスを持っている時に使われる。この期間の間
、ピコシーケンサ論理回路８３Ａがブロック３０１でス
クラッチパッド・メモリを読取り、スクラッチパー、ド
ーメモリに書込むと共に更新カウンタをインクレメント
することにより、ブロック３０３でスクラッチパッド・
メモリを更新する０次にシーケンサが判定ブロック３０
５に進み、そこで、高速プロセｙす１０がデータ・メモ
リ・アドレス空間に対するデータ母線のアクセスを持つ
ことが出来る様に、「許可解放」信号が出るまで、ルー
プを回る。「許可解放」信号を受取った後、ピコシーケ
ンサが線３０９を介して末端ブロー、り３１１に進む。

更に、ピコシーケンサは、２ワード命令を処理する為に
、論理状態を発生することが要求される、　コａ　ラバ
ｃＯＮｓＴｋＮＴ、　ＧＱＳＬＩＢ　、　ＲＥＴｔｌＲ
Ｎ　Ｒ９、ＲＥＴｔｌＲ）Ｉ及び命令ワード拳ロードの
各命令を含む。スクラッチパッド・メモリに定数をロー
ドすることを意味するＧＯ９ＵＢ又はサブルーチン呼出
し命令及び定数命令は、実質的にブロック３１３で、プ
ログラム・カウンタなアドレスし、第３図について述べ
た命令用意信号を受取るまで、待ち、ブロック３２３で
待つことによって実質的に実施される。更に、サブルー
チン命令からの戻り、状態の回復を意味するＲＥＴＵＲ
Ｎ　Ｒ９、及び命令ワードロードの各命令では、ブロー
、り３１７で開始され、ここでピコシーケンサ論理回路
は、ブロック３２３でＩ−ＲＥＡＤＹ信号を受取り、並
び′にプログラム・カウンタがブロック３２１でスクラ
ッチパッド・メモリからの内容をロードされるまで、高
速プロセッサ１０を待たせる。ブロック３１３又は３１
７から始まる１順序の実行と同時に、ブロック３１５で
命令ワードに対する要請が発生される。ピコシーケンサ
８３Ａは、第３図の波形１４７で示す様に、ブロック３
２３で命令用意信号を待つために該ブロックに進む。矢
印３３７で始まる経路では、ピコシーケンサ８３Ａは高
速プロセッサ１０をブロック３３８で状態数９に進める
。これは３３９でプログラム・カウンタのロードを必要
とする。状態数ｌＯで、マイクロプロセッサ１０は、第
３図の波形１４？で表わされるＩ−ＲＥＡＤＹ信号を待
つ。これがブロー、り３４１で起る。結果が状態Ｈのブ
ロック３４２でロードされ、高速プロセッサｌＯはブロ
ック３３３の状態１４に進み、プログラム・カウンタに
対する新しい値を出力し、その後、末端ブロック３１１
に進む。ＧＯＳＵＢ命令、読取命令及び定数命令に対し
ては、経路３３５をとる。命令ワード読取及び定数に対
しては指令経路３２８をと゛す、そこで状態１２のブロ
ック３３２で、プログラムφカウント加算器、即ち、第
４図のＰＣ加算器ＩＨＩをプログラム・カウンタにロー
ドする。この場合、ピコシーケンサ・ブロック３３３の
状態１４に進む。ｃｏｓｕＢルーチンでは、状態８のブ
ロック３３１でベクトルが実施され、プログラム−カウ
ンタに対する新しい値がブロック３３３で出力され、そ
の後状態１５のブロック３４３でプログラムｅカウンタ
・アドレスがラー、チされ、高速プロセッサは終りの状
態に進む。

次に第１３図について説明すると、ここには乗算の濠れ
図が示されている。乗算／除算装置５？を示す第９図の
ブロック図を参明すべきであり、更に第２図を参照する
のも役立つと思われる。乗算／加算に入った時、第１３
図の実施例では、２つの１６ビツトｅワードが乗算／除
算ハードウェアに第９図のデータ母線３２．３４から並
列に供給される（乗算／除算論理回Ｗ＆５７が待ち状態
であると仮定する。）この時、乗算／除算装置５７を使
用中とマークし、２つのオペランドを取得する。ブロッ
ク４００で、乗算／除算装置は、スクラッチパッドＡメ
モリ７５の内容とスクラッチパッドＢメモリ７７の内容
を乗算する様に命令される。データ母線３２の引数Ａが
第９図の多重化器１５２を介して、第９図の実施例では
１８ビツトの加算器１５８のＡボートに印加される。多
重化器はスクラッチパッドＡメモリ７５からの引数又は
スクラッチパッドＢメモリ７７からの引数の何れかを選
択することが出来る。或いはＭＤＬレジスタ１８？の出
力が１８ビツト加算器１５４のＢボートに印加され、メ
クラ９チパツド７７の出力から、ＭＤＭレジスタ出力で
ある　ブロック４０１で、動作が符号つきであるか符号
なしであるかの判定が下される。符号つきであれば、そ
の時線４０３をたどって、ブロック４０５でＸを符号拡
張に等しく設定する機能を実施する。ブロック４０７は
、スクラッチパッドＢメモリ７７の内容がＯより大きい
かどうかを判別する。その答えがＯより大きければ、次
にブロック４０９を実施する。これはＢが、データ母線
３４を介して乗算／除算装置５７に印加されたスクラチ
パッドＢメモリ７７の内容の補数に等しいことを意味す
る。Ｙデータ・ピッ）　４２１を論理「１」に等しいと
設定し、設置は点４１１で、符号なし動作の場合の乗算
と一緒になる。判定ブロック４０７で、スクラチパッド
Ｂメモリ１７７Ｂの内容ｓｂが０より小さければ、線４
１３をたどって点４１５に至り、そこで符号なし動作を
表示する。第９図の実施例のデータ・ワードが、Ｂレジ
スタの内容に対するブロック２．９及び１３の線図４１
７で表わされており、点４１９の最上位ビー／　トが前
述の拡張符号ビットである。同様に、データ母線３２か
ら印加されるスクラッチパッド八メモリの出力がブロッ
ク図４２１で示されており１点４２３にＹビットがある
。Ｘビット及びＹビットの値は、乗算／除算、特にブー
ス・アルゴリズムを実施するのに役立つ。ブロック４０
０に戻って、特にブロック４０１　で、符号なし動作で
ある時、プロ・シフ４２５に行くＮ線をたどり、４１９
のＸビットを０に設定し、ワード形式４２１によって表
わされるＢワードをスクラ・ソチパッドＡメモリ７７の
内容に等しいとおき、ブロック４２７でＹビット４２３
を０に等しいとおく。

Ｂ形式ワード４１９で、値３Ｂは、加算器のＢボートに
値Ｂを送り、且つ１ビツト左シフトしたＢである値２Ｂ
を加算器のＡボートに送ることによって形成される。加
算器に対する桁上げ入力は０である。加算器の出力が３
Ｂであり、第１４図の節点４０２で表わされた工程の一
部分である一時保持レジスタ１４８に送られる。３Ｂの
補数も記憶することが出来ることに注意されたい。

符号つき動作も符号なし動作も、ブロック４２９と同じ
であり、ここでＡワード４２４が今述べた形で、スクラ
ッチパッド八メモリの内容に等しくおかれる。ブロー、
り４３１で、ワード線図４５１で表われるＷを０に等し
いとおき、乗算を行なう為に乗算装置が実施しなければ
ならない繰返しの回数を表わすカウントもＯに等しいと
おく。乗算アルゴリズムの場合、基本的な乗算を実施す
るのに実質的に６回の加算サイクルがある。ブロック４
３１で、動作が単に乗算であって、乗算／加算でない場
合、ＷをＯに等しいとおき、Ｍ［１Ｍレジスタ１８５、
ＭＤＬレジスタ１８７及びスピルオーバ・レジスタ１８
３は０に設定する。ここで説明する実施例では、後で使
う為に３Ｂの評価を必要とする３ビツトのブース・アル
ゴリズムがある。その意味する所は、Ｂを加算器の一方
の入力にゲートし、２Ｂを加算器の他方の入力にゲート
しなければならないことである。加算器１５８の出力は
１８ビツトであるが、後で使う為に、第９図の一組のラ
ッチ又は保持レジスタ１５８　、１４８に記憶される。

２Ｂは、１ビツト左シフトした値Ｂとして定義され、こ
れが第９図に示す売７８のハードウェアで実施される。

勿論、これはチップのレイアウトの際、データービット
の母線接続によって処理される。送られるのは１８ビ・
ントＢであり、これはデータ母線３４から印加された１
６ビツトのデータΦワードと、２ビツトの符号拡張部で
あり、これが１８ビツト加算器１５８のＡポートに送ら
れる。１８ビツト２Ｂ（１ビツト左シフトしたＢと、第
９図の点１８６で供給された下位の０、及び１ビツトの
符号拡張部）が１８ビツト加算器のＢボートに印加され
る。加算器１５８の１８ビー２ト出カが、勿論３Ｂと名
付けたラッチ１４８に記憶される。

第９図、第１３図及び第１４図の実施例では、１８ビツ
ト加算器のＢポートに印加される下記のＢの倍数を用い
て、３ビツトブース・アルゴリズムが実行される。０、
即ち、１８６゜十又は−１，２ビツトの符号拡張部を持
つ１８ビツトＢ。＋又は−２，１ビツト左シフトした１
８ビツトのＢ及び下位のＯ及び１ビツトの符号拡張部。

十又は−３，１ビツト左シフトしたＢの１８ビ、ント。

及び十又は−４、これは２ビツト左シフトしたＢであり
、２つの下位のＯビットを付は加えている。

負の因数は幾つかの方法で実現される。勿論、主な方法
は、Ｂ、２Ｂ、３Ｂ又は４Ｂの真の値を加算器１５８の
Ｂポートに供給し、動作を減算に変えることにより、１
８ビツト加算器１５８に対して２の補数を使うこと、又
はＫを１．２．３又は４に等しいとしてインバータを使
って十ＫＢの１の補数を求めることにより−ＫＢを加算
器１５８のＢポートに供給し、Ｂの桁上げを、普通はＯ
である桁上げに設定し、加算を行なうことである。

然し、第１０図の実施例では、２の補数の方法を用いて
いる。引数Ａが、ワード形式４２１のＹ４２３と呼ばれ
てい□る下位ビットを加算することにより、１９ビツト
の値になり、ブース加算の残留ビットになり、２つの上
位Ｏビットを＋４に加える。符号つき乗算又は乗算／加
算でＡが負であれば、Ａを反転しなければならない。次
の規則は符号なし乗算及び乗算／加算に対するものであ
る。

前に定義したＡの真の１６ビツト出力を使って、−Ｙを
Ｏに等しいとする。符号つき乗算又は乗算／加算で、Ａ
がＯより大きいか又はそれに等しい時、２Ａを用い、Ｙ
をＯに等しいとし、ＡがＯより小さい時、反転したＡ（
１６ビツト）を使い、Ｙが１に等しい、或はＡの２の補
数（１６ビツト）であれば、ＹはＯに等しい。表４６３
は、前に説明した動作のＺ区域４２４で表わした４つの
下位ビットに対する真理表である。ワード形式４２１で
表わすように、全ての繰り返しが行なわれて、１６ビツ
ト全部が最下位ビットを通越してシフトするまで、矢印
７０５で示す方向に、Ｚビットを連続的にシフトする。

加算器１５８のＡボートに対する初期入力は、ＭＤＬレ
ジスタ１８７の内容であり、２ビツトは「０」で１８ビ
ツトのイ詰ンる。この後のパスでは、Ａポートは１８ビ
ツト加算器１５８の先行する加算器入力を、最後の乗算
サイクルに対して１回ずつ、３ビツト右にシフトさせｋ
ものである。Ｂポートに対する入力は前に説明した。第
９図に示す実施例の加算器１５８は、１９ビツト又は更
に多くのビットの結果を形成することが出来なければな
らない。加算器１５８の出力１本２つのフィールドによ
って表混る。相補的な積である低ビットはＭＤＬレジス
タ１８７の正しいビー２ト区域に入れなければならない
。最後の繰変えしでは、最後のビ・ントを除く予じめ割
当てられた３ビツトがｌでＭＤＬレジスタ１８７に込る
。毎回の繰返しでビー、トを右にシフトして、最下位ビ
ットがピッ）１３乃至１５から得られ、次のビットがピ
ッ）１０乃至１２から得られる、と言う様にして、最上
位ビットが「０」で始まるようにする。残りのビットは
、３ビツト右シフトした後、加算器１５８のＡボートに
対する次の入力になる。これは第９図の点１６７に示す
ように、母線の経路によって行なわれる。勿論、最後の
シフトは１ビツトであって、３ビ・ントではなく、１６
に対する３が５に１を加えたものに等しい。

（＠記：図示の実施例の加算器１５８は、少なくとも１
８ビツトに桁上げ出力又は借り表示を持っていなければ
ならない、）乗算では、加算器出力の下位の１６ビツト
は、１ビ・ソト右シフトの後、ＭＤＭレジスタ１８５に
直接的にゲートされ、次の加算サイクルを省略する。乗
算では、スピルオーバ・ビットは符号なしではＯに等し
いとおき、符号つき動作では符号ビットに等しいとおく
。

こういう機能の動作が第１３図の点４７３から示されて
いる。特に、ブロック４３３で、ＺをＹに、値Ｚ（４２
４）であるＢ　（ＬＡＮ）７の２倍を加えたものに等し
いとおく。ブロック４３５で、４５１に示すワードＷが
、Ｗに、Ａレジスタの内容のＫ（４２４）倍の表の値を
加えたものに等しいとおく。判定ブロック４３７で、カ
ウントが４に等しいか又はそれ以下であるかどうか判別
される。（４）より小さいか又は（４）に等しい場合、
線４３９をたどり、　（４）より大きければ、線４４１
をたどる。線４３９をたどると、■フィールド４５２が
ブロック４４３でＷに（ＬＡＮ）１を乗じたものに等し
いとおき、ブロック４４５で、Ｗレジスタの内容を１ビ
ツト右シフトさせる。ブロック４４７でＭＤＬレジスタ
１８の内容（これはブロック線図４４９で示す）を１ビ
ツト左シフトさせる。ブロック４５３で、ＭＤＬレジス
タ１８７は、ＭＤＬレジスタ１８７の内容にＶを加えた
ものに等しく、ブロック４５５で、一時レジスタ口１の
内容にＷの内容をロードし、ブロック４５７で、状態ビ
ットを補正し、ブロック４５９で、ＭＤＬレジスタ１８
７のビット反転を実施し、ブロック４６１から出力され
る。カウントが４に等しくなるまで、■フィールド４５
２が、ブロック４６３でＷに（ＬＡＮ）の７倍を乗じた
ものに等しく、ブロック４６５で、Ｗレジスタ４５１の
内容を３ビツト右シフトさせる。ＭＤＬレジスタ１８７
を３ビツト左シフトさせる機能がブロック４６７で行な
われ、ＭＤＬレジスタ１８７が、ブロック４６９で、Ｍ
ＤＬレジスタ１８９にＶを加えたもの（３ビツト逆転）
に等しいとおく。ブロック４７１で、内容をＹ４２４を
介して３ビット右シフトさせ、カウントを１だけインク
レメントし、乗算回路５７は結合重４７３に戻る。乗算
では、２イールドＺ４２４を使って、＋ｎＡの内、加算
器のＢボート（第１４図）の４０４に行く値を「選択」
する。

これが第１３図の表４６３の目的である。”ＭＤＬ　”
の正しい位置に直接的に３ビツトをゲートする為に、４
６９の３ビツト逆転をしないで、４５９の１６ビツトの
逆転を必要としないようにすることが出来る。乗算では
、３Ａを形成するもの及び１Ｂ／３＝６の、７個の加算
器サイクツが必要である。２重加算器を使えば、４サイ
クルしか必要としない。然し、１つの加算器しか使わな
ければ、７サイクルが必要である。

第１３図の流れ図及び第９図の論理図は、第１４図と一
緒に見れば更に良く理解されよう。多重化器１５０がブ
ロック４８２によって構成されており、ブロック１５４
．１５２．１５８で行なわれる多重化動作が、第１４図
の加算装置４０４で実施される。この図は、ゼ゛口４０
６及びＡレジスタ４０８が４０２からの正しい値に加え
られ、加算器の選択に行くことを示している。

和及び右シフトが加算装置１７５，１７７によって行な
われ、この動作がブロック４１０によって示されており
、出力がブロク４１２で一時レジスタ１８５．１８７に
記憶される。ＭＤＬレジスタ１８１に入れたＶを用意し
、第９図のブロック１８８で示したスピルオーバ・レジ
スタの拡張範囲をブロック４１２で示しである。入れた
Ｖは、乗算でも除算でも単一方向である。

第１５図は、システムに加算が追加される他は、第１３
図と非常によく似ている。

第１５図はブース乗算及び加算アルゴリズムの流れ図で
あり、これはブース乗算アルゴリズムよりも１つの加算
サイクルだけ余計に持っており、第１３図のブロック４
３１が、ＷをＭＤＬに等しいとおき、カウントをＯに等
しくするブロック４３０に置き換わる他は、前と同じで
ある。両方の図面のＺがＡワードの一部分として表わさ
れており、シメンジョン線４２４で示されている。更に
、Ｗを記憶している一時レジスタを含むブロック４５５
が、４５６において、ＭＤＭレジスタ１８５にＷを加え
たものに等しい一時レジスタに置き換えられていること
に注意されたい。これはＭＤＭレジスタ１８５のＭＳＷ
でもある。第１３図の真理表４６３が第１５図の真理表
４６６に置き換わる。反転３ビツトが左シフトの為、Ｍ
ＤＬの低い方の端に入れられる（１ビツトだけ、そして
最後のＭＰＹの縁り返しの１回のシフトを別とじて）。

最終的なＭＤＬレジスタが４１４で、ビット反転される
。然し、経路を使えば、伺等シフトせずに、■ビットを
直接的にＭＤＬにゲートすることが可能である。第１４
図の４１４で示すように、最後のビットがＭＳＢであり
、ＬＳＢは反対側の端にある。

次に第１６図について説明すると、第１５図のブロック
４３０がＷレジスタにＭＤＬをロードする為、ブロック
４５８で、ＭＤＬレジスタ１８７の制御作用並びにＭＤ
Ｍレジスタ１８３を一時レジスタにＷを加えたものに等
しいとおくことが行なわれる。これらの機能が、シフト
・ブロック４１０の和にＯを加算するのではなく、ブロ
ック・エリア４８２で４８３を加算することによって実
施される。ＭＤＬの出力が線４８４を介して加算ブロッ
クに印加される。ブロックＭＤＬを４８３で示す。一時
レジスタとブロック４５６で表わすＷの加算が、一時レ
ジスタ４８８から加算レジスタ４８６に接続されたフィ
ードバック線４９０によって示されている。勿論、これ
が第９図では、ＭＤＭレジスタ１８５及びＭＤＬレジス
タ１８７の出力を、加算装置１５４．１５２に印加して
、ブロック４５６で示す関数を得る動作によって表わさ
れている。Ａの偵が、第１４図ではブロック４９７から
得られ、第１６図ではブロック４９８から得られる。Ａ
レジスタはワード形式４０８によって表わされる。これ
が第１６図の加算器Ｗ４０４に印加される。過剰のＭＳ
Ｗ１６ビツトが、誤り検出１７３の為、第９ＵＡのスピ
ルオーバ・レジスタ１８８に行く。

次に第１７図について説明すると、除算を表わす流れ図
が示されており、第１８図は第１７図の除算を例示する
論理的な機能図である。第９図、′ＰＪ１７図及び第１
８図を同時に参照Ｓれたい。乗！／除笠回路は１６ビツ
ト・ワードによる除算に入った時、データ母線３２から
、並列乗算／除算回路５７に送られる。データ母線３２
又は算術論理装置５５のＡボートに行く母線からの引ａ
Ａ（除数）が、夫々スクラッチパッドＡメモリ又はスク
ラッチパッドＢメモリ７５．７７から印加される。引数
が０であれば分子が何であっても、それに関係なく誤り
検出器１７３によって、信号誤りが設定される。これは
、除数がＯであれば、ＭＤＭレジスタ１８５、ＭＤＬレ
ジスタ１８７及び５ＰＯＶレジスタ１８８はそのままで
あることを意味する。即ち、Ｏｌｏは誤りである。引数
Ｂ（分子）が３２ビツトのＭＤレジスタ１８５．１８７
と、ＭＤＭレジスタ１８５の左拡張部としての５ＰＯＶ
レジスタ１８８に存在する。分子がＯであれば、除算が
終了する。商はＯ（ＭＤＬレジスタ１８７の内容）であ
り、剰余はＯ（ＭＤＭレジスタ１８５の内容）である。

符号つき乗算／除算の状態ビットを検査して、加算器１
５８の出力の左シフトに置ける引数Ａ及び引数Ｂに対す
る左側の符号の拡張をどのように行なうかを決定する。

これが判定ブロック５０１で行なわれる。符号なしであ
れば、ブロック５０３で符号つき拡張はＯであり、符号
つきであればブロック５０５で符号つき拡張が符号ビッ
トを伝搬させる。５ｐｏｖレジスタ１８８の内容、ＭＤ
Ｍレジスタ１８５の符号つきビ・シト及び引数Ｂに誤り
の惧れがないかどうかを検査する。除数が０に等しけれ
ば、これは常に誤りである。分子が０に等しければ除算
が終りで除算から出て行く。符号なしであれば、ブロッ
ク５０４で５ｐｏｖレジスタをＯに等しく設定し、ＭＤ
Ｍレジスタ１８５の内容が除数よりも小さければ、除算
は可能であるが、ＭＤＭレジ″スタ１８５の内容が除数
より大きいか又はそれに等しい場合、除算誤りである。

符号つき除算で、５ＰＯＶレジスタ１８８の内容が全部
はＭＤＭレジスタの符号と同一でない場合、除算誤りで
ある。５ＰＯＶがＭＤＭの符号ビットと一致すれば、こ
の状態では、ＭＤＭレジスタ１８５のｎｉｆ内容及び除
数の符号が同じであり、この為ＭＤＭの２倍の絶対値が
除数の絶対値より小さく、従って、動作可能である。Ｍ
ＤＭレジスタ１８５の内容の２倍の絶対値が除数の絶対
値に等しいか又はそれより大きい場合、誤り検出器１７
３によって誤りが表示される。更にＭＤＭレジスタ１８
５の内容及び除数の符号が反対であり、且つＭＤＭレジ
スタ１８５の内容の２倍の絶対値が除数の絶対値より小
さいか又はそれに等しい場合、演算可能である。ＭＤＭ
レジスタ１８５の絶対値が除数の絶対値より大きい場合
、誤りが表示される。ＭＤＭレジスタの内容の２倍は、
ＭＤＭレジスタ１８５の内容の１ビツト左シフトを意味
しており、ＭＤＭレジスタ１８７の内容の最上位ビット
が空白ビット位置に挿入される。誤りの場合、除算の残
りは中止することが出来、ＭＤＭレジスタ１８り、１８
７の内容はそのままであって、状態ビットがセットされ
る。

Ｚは、商に挿入する為の除算故障非有意ビットと定義さ
れる。有意ビットはＺの補数である。符合なしの２はＯ
に等しい。符号つきＺは、除数の符号を除いた又は含め
た、ＭＤＭレジスタの内容の符号に等しい。

第１７図及び第１８図に示す除算は復元形の除算である
。然し、復元加算サイクルは行なわず、１８ビツト加算
器１５８の加算器入力を通る直接的な経路があり、これ
らの結果が加算器出力であるかの様に、加算器を介して
又はその中を直接的に通ってゲートｙれる。更に加算器
１５６に行く。符号ビー７トに対するＺビットの設定が
プロ・ツク５０７で行なわれる。ブロック５０９で、カ
ウントがＯに等しく設定され、ＢはスクラッチパッドＢ
メモリ７７の出力に等しい。　ＭＤレジスタ、即ち、Ｍ
ＤＭ１８５及びＭＤ　Ｌ　１８７の組み合わせが、１ビ
ツト左シフトさせられた後、加算器１５８のＡポートが
ＭＤＭレジスタの内容を使う。

他の時、加算器の出力は、１ビツト左シフトさせられた
後、ＭＤＬレジスタ１８７の最上位ビットを空白位置に
入れ、ＭＤＬレジスタ１８７を１ビツト左にシフトさせ
る。これは、プロ・ツク５１１で、ＭＤＭレジスタ１８
５にＡボートの内容をロードすることによって実施され
る。ブロック５１７で、２がＯに等しいか１に等しいか
の判別が下される。０に等しければ、プローツク５１５
で、加算器１５８のＢボートは−Ｂに等しい、Ｚが１に
等しければ、ブロック５１９で、加算器ＦのＢボートが
十Ｂに等しく、ループが節５２１で一緒になる。加算器
ｖ８にブロック５２３でロードし、判別ブロック５２５
で、加算器の符号が一時レジスタに記憶されているＸ符
号に等しいかどうかを判別する。同じであれば、ブロッ
ク５２７で、Ｑを−ＭＤＬ（ＭＤＬレジスタ１８７の内
容をＭＤＬと呼ぶ）に設定する。Ｘと異なれば、ブロッ
ク５２９でＱがＺに等しいと設定される。Ｑを−Ｚに等
しいと設定した後、加算器１５８のＡボートは、ブロッ
ク５２９で、加算器１５８の内容に等しい。

加算器の入力からの他の値から、除数を減算する。減算
は２の補数により、０に等しい桁上げ入力を用いた加算
によって行なうか、或はｌの補数を使い、ｌに等しい桁
上げ入力を用いた加算による。符合なし減算は、加算器
１５８のＡボートの値から真の除数を減算することによ
って行なわれ、符号つき動作では、分子の符号は除数の
符号とＸ−Ｒである。符号つき動作と同様な動作は、真
の除数の減算であり、同じでない動作は、２の補数の除
数の減算又は真の除数の加算である０分子の入力符号を
加算器の出力符号と比較する。これは前にブロック５２
５で説明した。差値ＺをＭＤＬ１８７の最下位ビットに
挿入し、加算器の出力値としてどんな値を使うかを決定
する。同じ符号であれば、ブロック５２５で最下位ビッ
トはＺに等しく（加算器の出力を使う）、異なる符号で
あれば、ブロック５２８で最下位ビットはＺに等しい。

加算器「出力」が第１８図の６０２から循環して、ボー
トＡに対する加算器入力になる。（通過又は復元値を使
う。）この後、１６ビツ）−サイクルの最後のサイクル
を除き、ＭＤＬレジスタ１８７の内容を１ビツト左ヘシ
フトさせる。上に述べた工程は、ブロック５３１で示す
ように繰り返され、ここで左シフトのビット・カウント
をブロック５３３でインクリメントし、ブロック５３５
でそのカウントが１６より小さければ、ブロック５３７
で、再び加算器１５８のＡボートに、Ｍｌ）Ｍレジスタ
１８５に加算器１５８のＡポートを乗じ且つＭＤＭレジ
スタ１８５を加えたものをロードする。

１６回の加算サイクルを行なった後にカウントが１５よ
り大きくなると、答えは剰余を示す。この答えがＭＤＭ
レジスタ１８７の出力と共にゲートされ、最終的な剰余
として、５ＰＯＶレジスタ１８８に桁上げ／バーが印加
される。剰余がＯでなければ、ｓ　ｐｏｖレジスタ１８
８の内容及びＭＤＭレジスタ１８５の最上位ビットが分
子の元の符号ビットと一致する筈であり、そうでなけれ
ば誤り検出器１７３によって誤りが表示される。最後の
１回の加算サイクルを点５３９で実施して、商をＭＤＬ
レジスタ１８７に固定する。それが符号なしであれば、
ブロック５４１でこのサイクルを省略し、ここで一時レ
ジスタには、ブロック５４３でＡポートの内容を記憶し
て、ブロック５４５の剰余を求める。符号なしであれば
ｌサイクルを省略し、この為ブロック５４３の桁上げ入
力は０に等しいとおかれ、その後ブロック５４５で、状
態スクラッチパッドＡレジスタにＥＴと桁上げ入力とを
加えたものがロードされ、ブロック５４７で除算から出
て行く、ブロック５４５はプロッり５４９で示す商であ
ることに注意されたい。符号つきであれば、ブロック５
５１で桁上げ入力を１に設定し、それをＭＤＬレジスタ
１８７の内容に加算して、ブロック５４５でスクラッチ
パッドＡレジスタにロードすることが出来る様にする。

この点で、最終的な商がＭＤＬレジスタ１８７に入って
いることに注意されたい。

上側の加算ビットが桁上げ入力ビットと共にスピルオー
バーレジスタ１８８に入る。スピルオーバ・レジスタ１
８８が、符号なしを示すｒＯＪにより全て符号なしとは
されていないのに、符号つきを示す計画符号によっても
、全て符号性ともされていなければ、乗算／除算誤り状
態が誤り検出器１７３によって検出され、誤りのフラグ
がセットされる。符号つき動作に対する計画符号が元の
分子の符号である。５ＰＯＶレジスタ１８８の最終的な
内容及びＭＤＭレジスタ１８５の最上位ビットを調べて
、それらが同じであるかどうかを判別する。同じでなけ
れば、誤り検出器によって誤りが検出される。

乗算除算器５７は別の動作をするまで待機状態である。

乗算／除算部分を含むあらゆる命令は禁１ヒされる。こ
の部分は既に使用中であり、新しい動作を再開する前に
、待機状態になるまで待つ。

ＭＤＭレジスタ１８５又はＭＤＬレジスタ１８７を参開
する任意の算術論理装置５５は、乗算、乗算／加算又は
除算に対する別の値が、導体１７５を介して正しい値を
誤り状態出力にゲートする。ソフトウェアによって任意
の是正措置をとらなければ−ならない。

ソフトウェアを介して乗算又、は除算が行なわれる時に
使われる１つの命令がある。これはＳＲＭＤ、１６であ
り、これは３２ビット全部のＭＤレジスタ１８５の１６
ビツトの右シフ）・である。

これは吹の動作を行なう。

１、ＭＤＭレジスタ１８５の内容をＭＤＬレジスタ１８
７にゲートする。

２）前に述べた符号拡張規則を用いて、５ＰＯＶレジス
タ１８８の内容をＭＤＭレジスタ１８５にコピーする。

ＭＤＭレジスタ１８５又はＭＤＬレジスタ１８７の右又
は左シフトも含まれる。これは算術論理装置のシフト装
置を用い、乗除算の一部分ではない。

第９図に示す実施例では、ＭＤＭレジスタ１８５は１６
ビツト争レジスタであり、ＭＤＬレジスタは１６ビツト
番レジスタであって１ビツト左シフトが出来る。除数Ｂ
は１６ビツトであり、バーはそれらの１の補数であり、
これは１６ビツ）Ａを一絹のインへ−夕にゲートし、桁
上げ入力を加算器１５８のＡボートに設定することによ
って得られる。５ＰＯＶレジスタ１８８は、後で、使う
為に桁上げ出力を捕捉する為、又は誤りを検出する為の
ニブル又はバイトであってよい。これは全加算器である
必要はなく、減算から借りをするりプル桁上げ形である
。Ｚは、商を発生させる為に、レジスタ１８７の最下位
ビットに挿入される為に使われるマイナス・ビー、ト又
はその補数である。加算器の出力が１又はＯビットの左
シフトによって得られる。通過経路が随意選択により、
加算器の復元出力として選択される。除算は整数除算で
ある。この為、動作が符号つきであるか符号なしである
かに関係なく、除算がオーバーフローすることがある。

従って、誤り検出器１７３が誤りを検出する。除算命令
は１６個の加算サイクルを必要とする。除算の商を完成
する為に、１つの最読的な加算サイクルが必要である。

このように、乗算／除算が非同期的な動作である為に全
体としての除算には、１７個の加算サイクルが、計算機
サイクルから区別される。

第１８図のブロック６００で、加算する２つの引数がＭ
ＤＭレジスタ１８５．１８７に印加される。これらがブ
ロック６０１で示されている。レジスタの内容はエリア
６０２の本体１６倍であり、符号つき動作ではＳＡレジ
スタ、符号なし動作ではＳＢレジスタの内容が加算装置
６０４によって加算され、加算ブロック６０２のＢポー
トに印加される。出力の剰余が一時レジスタ・ブロック
６０６に記憶される。ＺがＯに等しいか又はＺが１に等
しければ、出力の商が加算ブロック６０８によって決定
され、和がブロック６１２に記憶される。

この発明の特定の実施例を説明したが、当業者であれば
、いろいろな変更が考えられよう、このような変更はこ
の発明の範囲内に含まれることを承知されたい。

表■　レジスタの二−モニック符号 ＤＢ又はＭＥＮ−１６ビツトの外部データ母線ＩＣ−繰
返しカウンタ ＩＷ−命令ワード ｌＴｌ−期間タイマ Ｔ２ ＭＡＲＭ−データ・メモリーアドレスの上位１６ビツト ＭＡＲＬ−データ・メモリーアドレスの下位１６ビツト ＭＤ−乗算／除算レジスタ ＭＤＭ−ＭＤの上位１６ビー、ト ＭＤＬ−ＭＤの下位１６ビツト ＰＡＧＥ−スクラッチパッド・ページ書しジスタＰＲＥ
Ｃ−多重精度レジスタ ＰＴＲ−ポインタ ＴＲ−一時レジスタ ＴＲＭ−ＴＨの上位バイト ＴＲＭ−ＴＨの下位バイト 表Ｈ命令の機能の要約 この表は高速プロセッサの命令の組を要約するものであ
る。命令は機能によって大別されている（例えばＡＤＤ
　、ＳＨＩ　ＦＴ）、これらの群の中で、命令形式によ
る順番になっている。要約は次の形式である。

に−モニック）：アッセンブラ簡略符号Ｏｐ：１６進ｏ
ｐ、には２ワードの命令を示す。

記述ブロックに２番目のワードの使い方を定義する。

Ｌ／Ａ　：命令が論理又は算術モードの何れに依存する
かを示す。（状態の第９ビツトに依存する）空白は命令
がモードｅビットに無関係であることを示す。

Ｓｔ：状態レジスタのどのビットが命令によって更新さ
れるかを示す。

Ｚ＝ゼロ ０２桁上げ ■＝ニオ−バーフロ ー＝試験 ＣｔＪＬ：状態レジスタのどのビットが命令の実行に関
係するかを示す。

機能：動作の基本的な機能 記述：必要な場合の動作の更に詳しい記述特にＣ１文の
ｌｏ（Ｉ１０空間選択）ビット及びＢＭ（バイト−モー
ド選択）ビットに注意されたい。これらのビットは、デ
ータの母線ＤＢが命令オペランドである場合、命令の実
行の結果に影響する。その影響について詳しいことは、
この段落の前の説明を参照されたい。

加算命令、加算命令は、１つの例外があるが、１６ビツ
ト数の２の補数の加算を行なう。

本多重精度動作の間、１６ビツトの部分和の桁−Ｅげ出
力が次の部分和に対する桁上げ入力になる、状態ビット
は、動作の終りまで、有効にならない。

３レジスタ加算。２つの命令は原始オペランドについて
は同一であるか、結果の宛先が異なる。

Ｏｐ：　２ｚｙｘ　　　Ａｖ　＝　Ｂｙ　＋　Ａ２６ｚ
ｙｘ　　　Ｂｘ　＝　Ｂｙ　＋　Ａｚ［；／Ａ：ｗ術：
Ｓｔ：ＺＣＶ、　　　：Ｃｔｌ：機能：２つのスクラッ
チパッド・レジスタの内容を加算し、その結果を３番目
のレジスタに記憶する。

２レジスタ加算、２レジスタ加算命令は１つのオペラン
ド及び結果に対してレジスタを使う。他方のオペランド
は命令に黙示されている。

Ｏｐ：　０４ｚｙ　　　　　Ａｚ　＝　ＡＶ　＋　ＤＢ
０５ｚｙ　　　　　Ｂｚ　＝　Ａｙ　＋　０ＲＯＣｚｖ
　　　　　Ａ２　＝　Ｂｖ　＋　ＤＢＯＤｚｖＢｚ＝Ｂ
ｖ＋ＤＢ Ｌ／Ａ：３ｉ術：　　Ｓｔ：　　ＺＣＶ　　：Ｃｔｌ：
　　ＴＯＢＭ機能ニスクラッチパッド・レジスタの内容
及びデータ母線を加算する。結果を２番目のレジスタに
記憶する。

Ｏｐ：　４４ｚｙ　　　　　Ａｚ　＝　Ａｙ　＋　ＴＲ
４５ｚｙ　　　　　　　Ｂｚ　　＝　　Ａｙ　　＋　　
ＴＲ４Ｃｚｙ　　　　　　　　　　Ａｚ　　＝　　Ｂｙ
　＋　ＴＲ４Ｄｚｖ　　　　　　　Ｂｚ　　＝　Ｂｙ　
　＋　　ＴＲＬ／Ａ　：算術：　　Ｓｔ：　　ｚｃｖ　
　：　Ｃｔｌ　：機能ニスクラッチパッド・レジスタ及
び一時レジスタの内容を加算する。結果を２番目のレジ
スタに記憶する。

単一レジスタ加算。単一レジスタ加算命令は１つのオペ
ランドに１個のレジスタを使う。宛先は原始オペランド
と同じレジスタ又は一時レジスタである。他方のオペラ
ンドは命令に黙示されている。

Ｏｐ：　０ＯＣｚ　　　　　Ａｚ　＝　Ａｚ　＋　ＭＤ
Ｍ００ＤｚＡｚ＝Ａｚ＋ＭＯＬ ０８Ｃｚ　　　　　Ｈｚ　＝　Ｂｚ　＋　ＭＤＭ０８Ｄ
ｚＨｚ＝Ｂｚ＋ＭＯＬ Ｌ／Ａ：　　Ｓｔ：　　ＺＣＶ　　：　Ｃｔｌ：機能ニ
スクラッチパッド・レジスタ及び乗３！／除算レジスタ
の半分の内容を加算する。

Ｏｐ：　ＩＡ２ｚ　　ｋｋｋｋ　　　Ａｚ　＝　Ａ２　
＋　ｋｋｋｋＩＡＡｚ　　　ｋｋｋｋ　　　　Ｂｚ　　
＝　　Ｂｚ　　＋　　ｋｋｋｋＬ／Ａ　：算術：　　Ｓ
ｔ：　　ＺＣ’Ｖ：　　Ｃｔｌ：機能ニスクラッチパッ
ド・レジスタ内容を命令の第２のワードからの１６ビツ
ト定数に加算するＯｐ：　Ｑ１７ｚ　　　　ＴＲ＝　Ａ
ｚ　＋　ＤＢ０９７ｚ　　　　ＴＲ＝　Ｂｚ　＋　ＤＢ
Ｌ／Ａ：算術：　　Ｓｔ：　　ＺＣ：Ｖ：　　Ｃｔｌ：
　　１０　ＢＭ機能ニスクラッチパッド・レジスタの内
容とデータ母線を加算する。結果をＴレジスタに記憶す
る。

暗駄加算。暗黙加算命令は一時レジスタをオペランド及
び宛先として使う。他方のオペランドは命令に黙示され
ている。

Ｏｐ：　１２２１　　　　ＴＲ＝　ＴＲ＋ＤＢＬ／Ａ：
　　ｓｔ　：　　ＺＣＶ　　Ｃｔｌ　：　　ＩＯＢＭ機
轍ニ一時レジスタの内容をＤＢに加算し、結果を一時レ
ジスタに記憶する。

Ｏｐ：　１２２Ｆ　　　　ＴＲ＝　ＴＲ÷ＩＣＬ／Ａ：
　　Ｓｔ：　　ＺＣＶ：　　ｃｔ＋　：機能ニ一時レジ
スタの内容を繰り返しカウンタに加算し、結果を一時レ
ジスタに記憶する。

論理アンド命令。アンド命令は、２つの１６ビ・ノド・
オペランドの対応するビットのビット毎の論理アンドを
求める。

動作の結果がＯであれば、Ｚ状態ビットがセットされる
。そうでなければ、Ｚビットがリセ・、トされる。Ｃ及
びＶ状態ビットがリセットされる。。

３レジスタ串アンド。２つの命令は原始オペランドに対
しては同一であるが、結果かの宛先が異なる。

Ｏｐ：　２ｚｙｘ　　　　　ＡＸ　＝　Ｂｙ　ＡＮＤ　
Ａ２ｅｚｔｘ　　　　　Ｂｘ　＝　ｈ　ＡＮＤ　ＡｚＬ
／Ａ　：論理：　Ｓｔ：　　ＺＣＶ　　：　　ｃｔ＋　
：機能：２つのスクラッチパ１１．ド・レジスタの内容
をアンドし、結果を３番目のレジスタに記憶する。

２レジスタ・アンド。２レジスタφアンド命令は１つの
オペランド及び結果に対してレジスタを用いる。他方の
オペランドは命令に黙示されている。

Ｏｐ：　０４ｚｙ　　　Ａｚ　＝ＡＶ　ＡＮＤ　ＤＢ０
５ｚｙ　　　ＢＸ　＝Ａｙ　ＡＮＤ　ＤＢＯＣｚｙ　　
　Ａｚ　＝Ｂｙ　ＡＮＤ　ＤＢＯ［１ｚｖ　　、　　Ｂ
ｚ　＝Ｂｖ　ＡＮＤ　ＤＢＬ／Ａ：論理：　　Ｓｔ　：
　　ＺＣＶ　　Ｃｔｌ　：　　１０８Ｍ機能ニスクラッ
チパッド・レジスタの内容及びデータ母線をアンドする
。結果を第２のレジスタに記憶する。

Ｏｐ：　４４ｚｙ　　　　Ａｚ　＝　Ａｙ　ＡＮＤ　Ｔ
Ｒ４５ｚｙ　　　　Ｂｚ　＝　ＡＹ　ＡＮＤ　ＴＲ４Ｃ
ｚｙ　　　　Ａｚ　−Ｂｙ　ＡＮＤ　ＴＲ４Ｄｚｙ　　
　　Ｈｚ　＝　Ｂｙ　ＡＮＤ　ＴＲＬ／Ａ　：論理：　
Ｓｔ：　ｚｃｖ　　Ｃｔｌ：機能ニスクラッチパッド中
レジスタ及び一時レジスタの内容をアンドする。結果を
第２のレジスタに記憶する。

単一レジスタ拳アンド。単一レジスタ・アンド命令は１
つのオペランドとして単一レジスタを用いる。宛先は原
始オペランドと同じレジスタであるか或は一時レジスタ
である。他方のオペランドは命令に黙示されている。

Ｑｐ：　ＩＡ２Ｚ　　ｋｋｋｋ　　　Ａ２＝ＡＺ　ＡＮ
Ｄ　　ｋｋｋｋＩＡＡｚ　　ｋｋｋｋ　　　Ｂｚ＝Ｂｚ
　ＡＮＤ　　ｋｋｋｋＬ／Ａ　：論理：　　ｓｔ：　　
ｚｃｖ　　Ｃｔｌ：機能：スクラッチパ・シト−レジス
タの内容を命令の第２のワードからの１６ビツト定数と
アンドする。

ＯＰ：　Ｑ１？ｚ　　　　　　ＴＲ＝　Ａｚ　ＡＮＤ　
ＤＢ０９７ｚ　　　　　　ＴＲ−Ｂｚ　ＡＮＤ　ＤＢＬ
／Ａ：論ＦＪ：　　Ｓｔ：　　ｚｃｖ　　Ｃｔｌ：　　
１０　Ｂ１４機能：スクラッチパ・ンド會レジスタとデ
ータ母線をアンドする。結果をＴレジスタに記憶する。

ビットｍ作命令。ビット操作命令は、スクラッチパッド
及びプロセッサの個別のレジスタにある個別ビットをセ
ット、リセット及び試験する手段になる。

スクラッチパッド番ビット命令 Ｏｐ：　　１４ｚｙ　　　　　５ＢＴＴ　Ａｚ（Ｇ＋５
ｚｙ　　　　　ＲＢＩＴ　Ａｚ（ｙ）１Ｃｚｙ　　　　
　　　　５ＢＩＴ　　Ｂｚ（Ｙ）１［１ｚｙ　　　　　
　　　ＲＢＩＴ　　Ｈｚ（ｙ）Ｌ／Ａ：　　　　　Ｓｔ
：　　　　　　Ｃｔｌ：機能：表示されたスクラッチパ
ッド−レジスタのビット“°ｙ″をセット又はリセット
する。

Ｏｐ：　１８ｚｙ　　　　　　ＴＢＩＴ　Ａｚ（ｙ）Ｉ
Ｅｚｙ　　　　　　ＴＢＩＴ　Ｂｚ（ｙ）Ｌ／Ａ：　　
Ｓｔ：　　Ｔ　　Ｃｔｌ：機能−表示されたスクラッチ
パッド・レジスタのビット°“ｙ′′を試験する。試験
されたビットの状態をＴ状態ビットにコピーする。

Ｏｐ：　１１８ｚ　　　　　　ＴＲ＝　５ＢｒＴ（［］
Ｂ、ｚ）１１９ｚ　　　　　　ＴＲ＝　ＳＢＩＴ（ＭＡ
ＲＬ、２＞１１Ａｚ　　　　　　５ＢＩＴ　５Ｔ（ｚ）
１１Ｂｚ　　　　　　５ＢＩＴ　ＴＲ（ｚ）１１Ｃｚ　
　　　　　５ＢＩＴ　ＩＣ（Ｚ）１１Ｄｚ　　　　　　
５ＢＩＴ　ＰＴＲ（Ｚ）１１Ｅｚ　　　　　　５ＢＩＴ
　ＭＤＭ（Ｚ）＋１Ｆｚ　　　　　　５ＢＩＴ　ＭＤＬ
（ｚ）１３８ｚ　　　　　　　　　ＴＲ＝　ＲＢＩＴ（
ＤＢ、ｚ）１９９ｚ　　　　　　　　　ＴＲ＝　ＲＢＩ
Ｔ（ＭＡＲＬ、ｚ）＋９Ａｚ　　　　　　　　　ＲＢＩ
Ｔ　５Ｔ（ｚ）１９Ｈｚ’　　　　　　　　　ＲＢＩＴ
　　ＴＲ（ｚ）１９Ｃｚ　　　　　　　　　ＲＢＩＴ　
　ＩＣ（ｚ）１９Ｄｚ　　　　　　　　ＲＢＩＴ　ＰＴ
Ｒ（ｚ）ｊ９Ｅｚ　　　　　　　　ＲＢＴＴ　ＭＤＭ（
ｚ）＋９Ｆｚ　　　　　　　　ＲＢＩＴ　ＭＤＬ（ｚ）
Ｌ／Ａ：　　Ｓｔ：　　　Ｇｔｌ：　　　　１０　　オ
を機能二表示されたレジスタのビ・シト”ｚ’”をセッ
ト又はリセットする。

記述：ＤＢ及びＭＡＲＬの場合、表示されたビ・シトが
セント又はリセットされ、結果が一時レジスタに入る。

ＤＢ又はＭＡＲＬは変わらない。

Ｏｐ：　１９Ｑｚ　　　　　　ＴＢＩＴ　ＤＢ（ｚ）１
９１ｚ　　　　　　ＴＢＩＴ　ＭＡＲＬ（ｚ）１９２ｚ
　　　　　　ＴＢＩＴ　５Ｔ（ｚ）＋９３ｚ　　　　　
　Ｔ［Ｔ　ＴＲ（ｚ）１９４ｚ　　　　　　ＴＢＩＴ　
ｊＣ（ｚ）１９５ｚ　　　　　　ＴＢＩＴ　ＰＴＲ（ｚ
）１９ｆｌｚ　　　　　　　　　ＴＢＩＴ　　ＭＤＭ（
ｚ）１９７ｚ　　　　　　　　　ＴＲ０Ｔ　ＭＤＬ（ｚ
）Ｌ／Ａ：　　　Ｓｔ：　　　　　↑　　　　：Ｃｔｌ
：　　　　ＩＯ木木機能二表示されたレジスタのビット
”　ｚ　”を試験する。試験されたビットの状態を状態
レジスタＴビットにコピーする。

比較命令。比較命令は減算を行ない、結果を捨て、状態
ビットを更新する。

Ｏｐ：　　１００ｚ　　　　　ＤＢ−Ａｚｌｏｌｚ　　
　　　ＭＡＲＬ　−Ａ２ １０４ｚ　　　　　ＳＴ　−Ａ２ １０４ｚ　　　　　ＴＲ−Ａ２ １０４ｚ　　　　　ＩＣ−Ａｚ ＋０５ｚ　　　　　ＰＴＲ−Ａ２ １０４ｚ　　　　　ＭＤＭ　−Ａｚ ＋０７ｚ　　　　　ＭＤＬ　−Ａｚ ｌＱ８ｚ　　　　　［１Ｂ　−Ｂｚ １０９ｚ　　　　　ＭＡＲＬ　−Ｂｚ ｌｏＡｚ　　　　　ＳＴ　−Ｂｚ １０Ｂｚ　　　　　　　　　ＴＲ−Ｂｚｌｏｃｚ　　　
　　　　　　ＩＣ：　　−ＨｚｌｏＤｚ　　　　　　　
　　ＰＴＲ−ＢｚｌｏＥｚ　　　　　　　　　ＭＩＩＭ
　　−ＢｚｌｏＦｚ　　　　　　　　　ＭＤＬ　　−Ｂ
ｚＬ／Ａ：　　　　：　　　　Ｓｔ　二　　　　ｚｃｖ
、　　　Ｃｔｌ：　　　　　ＩＯＢＭ　　　＊＊機能二
減算を行ない、状態ビットを更新する。

インクレメント及びデクレメント命令。インクレメント
及びデクレメント命令は、１６ビツトの２の補数の整数
の値を１だけ変える。

スクラッチパッドーレジスタのインクレメント及びデク
１メント Ｏｐ：　　００４２　　　　　　ＩＮＣＡ２００８２　
　　　　０ＥＣＡ２ ０８４ｚ　　　　　　ＩＮＣＨｚ ０８６ｚ　　　　　　［ｌＥＧ　Ｈｚ Ｌ／Ａ：　　：　　Ｓｔ：　　ｚｃｖ　　：　Ｃｔｌ：
機能＝アドレスされたスクラッチパッド・レジスタを１
だけインクレメント又はデク１メントする。

ｏｐ：　　１２０８　　　　　　　　ｒＮｃ　Ａ（ＩＣ
）１２０７　　　　　　　　ＩＮＣＢ（ｒＣ）１２０Ｅ
　　　　　　　　ＤＥＣ’Ｂ（ＩＣ）１２０Ｆ　　　　
　　　　ＤＥＣ：　Ｂ（ＩＣ）１２１６　　　　　　　
　１ＮＣＡ（ＰＴＲ）１２１？　　　　　　　　　ＩＮ
ＣＢ（ＰＴＲ）１２１Ｅ　　　　　　　　ｌｌＥＣＢ（
ＰＴＲ）１２１Ｆ　　　　　　　　　ＤＥＣＢ（ＰＴＲ
）Ｌ／Ａ：　　　：　　　Ｓｔ：　　　ｚｃｖ　　　　
：　　　Ｃｔｌ：機能：間接アドレスされたスクラッチ
パー、ド・アドレスを１だけインクレメント又はデクレ
メン］・する。

ＭＡＲＬインクレメント及びデクレメンＩ・。アドレス
されたスクラッチパッド・レジスタの内容をＭＡＲＬに
コピーする。次にレジスタの値をインクレメントｙはデ
ク１メントし、スクラッチパッドに書込む。この命令は
ＢＭ状態ビットのバイト又はワード状態をも限定する。

Ｏｐ：　　００８ｚ　　　　　　　　　　　ＭＡＲＬ　
　＝　　Ａｚ＋、　　ＢＹＴＥ００９ｚ　　　　　　　
ＭＡＲＬ　＝　Ａｚ＋、　ＷＯＲＤｏｏＡｚ　　　　　
　　　　ＭＡＲＩ、　　＝　ＡＺ−、ＢＹＴＥｏｏＢｚ
　　　　　　　　　　ＭＡＲＬ　　＝　　Ａｚ−、ＷＯ
ＲＤ０８８ｚ　　　　　　　　　　　　ＭＡＲＬ　　＝
　　Ｂｚ＋、　　ＢＹＴＥ０８９ｚ　　　　　　　　　
　　　ＭＡＲＬ　　＝　　Ｂｚ＋、　　ＷＯＲＤ０８Ａ
ｚ　　　　　　　　　　ＭＡＲＬ　　＝　　Ｂｚ−、Ｂ
ＹＴＥ０８Ｂ２　　　　　　　　　　ＭＡＲＬ　　−Ｂ
ｚ−、ＷＯＲＤＬ／Ａ：　　　　：　　　Ｓｔ：　　　
　ＺＣＶ、ＢＭ　　　　：　　　Ｃｔｌ：機能：ＭＡＲ
Ｌ及びスクラッチパッド・オペランド・レジスタを１だ
けインクレメント又はデク１メントする。

ＭＡＲＭのインクレメント及びデク１メント。

ＭＡＲＭのインクレメント及びデクレメント命令は、３
２ビツトのデータ・メモリ・アドレス空間を保つのに使
われる。大抵の用途では、この命令の直前の命令が、Ｍ
ＡＲＬのバンプであって、加算器の桁上げの状態を状態
レジスタのＣビットにコピーする。これらの命令は０及
桁Ｅげビットを加算（又は減算）する。従って、ＭＡＲ
Ｌ命令の間１桁上げ（又は借り）出力があれば、ＭＡＲ
Ｍもバンプする。これらの命令は結果をスクラッチパッ
ド・オペランド・レジスタにコピーする。

ＯＰ：　　００５ｚ　　　　　　ＭＡＲＭ　−Ａｚ　＋
　０００７ｚ　　　　　　ＭＡＲＭ　＝　Ａｚ　−００
８５ｚ　　　　　　ＨＡＲＭ　＝　Ｂｚ　＋　００８７
ｚ　　　　　　ＭＡＲＭ　＝　Ｈｚ　−ＯＬ／Ａ：　　
　：　　Ｓｔ：　　ｚｃｖ　　：　　Ｃｔｌ：機能：Ｍ
ＡＲＭ並びにスクラッチパッドΦオペランド・レジスタ
を１だけインクレメント又はデク１メントする。

単一レジスタ減算。単一レジスタ減算命令は１つのオペ
ランドとして単一レジスタを使い、宛先は原始オペラン
ドと同じ１／ジスタであるが又は一時レジスタである。

他方のオペランドは命令に黙示されている。

Ｏｐ：　　００Ｅｚ　　　　　Ａｚ　＝　Ａｚ　−ＭＤ
ＭｏｏＦｚ　　　　　Ａｚ　＝　Ａｚ　−ＭＤＬ０８Ｅ
ｚ　　　　　　　　　　Ｂｚ　　−日２　−　　ＭＤＭ
０８Ｆｚ　　　　　Ｂｚ　＝　Ｂｚ　−ＭＤＬＬ／Ａ：
　　Ｓｔ：　　ｚｃｖ　　：　Ｃｔｌ：機能：スクラッ
チパ・ノド・レジスタから、乗算／除算レジスタの半分
の内容を減算する。

Ｑｐ：　　ＩＡ３ｚ　ｋｋｋｋ　　　　Ａｚ　＝　ｋｋ
ｋｋ　−Ａ２１ＡＢｚ　ｋｋｋｋ　　　　Ｂｚ　＝　Ｋ
ＫＫＫ　−ＢｚＬ／Ａ：算術　Ｓｔ：　ＺＣＶ　：　　
Ｃｔｌ：機能：命令の第２のワードにある１６ビツト定
数から、スクラッチパッド・レジスタの内容を減算する
。

暗黙減算。暗黙レジスタ減算命令は一時レジスタをオペ
ランド及び宛先として使う、他方のオペランドは命令に
黙示されている。

Ｏｐ：　　１２２３　　　　　ＴＲ＝　ＴＲ−［ＩＢＬ
／／：　　：　　Ｓｔ：　　ｚｃｖ　　：Ｃｔｌ：　　
ＩＯＢＭ機能ニ一時レジスタの内容からＤＢを減算し。

結果を一時レジスタに記憶する。

ＸＯＲ命令。ＸＯＲ命令は２つの１６ビツト・オペラン
ドの対応するビットのビ・ント毎のＸＯＲを行なう。

動作の結果がＯであれば、Ｚ状態ビー２トがセットされ
る。そうでなければ、Ｚビットがリセットされる。Ｃ及
び■状態ビットがリセー、トされる。

３レジスタＸ０Ｒ Ｏｐ：　　５ｚｙｘ　　　　　　Ｂｌ　＝　Ｂｙ　ＸＯ
ＲＡｚＬ／Ａ　：論理Ｓｔ：　　ＺＣＶ　　ｃｔ＋：機
能：２つのスクラッチバッド・レジスタの内容のＸＯＲ
を求め、結果を３番目のレジスタに記憶する。

２レジスタＸＯＲ，２レジスタＸＯＲ命令は１つのオペ
ランド及び結果に対してレジスタを用いる。他方のオペ
ランドは命令に黙示されている。

Ｏｐ：　　０８ｚｙ　　　　　　Ａｚ　＝　ＤＢ　ＸＯ
ＲＡｙ０７ｚｙ　　　　　　Ｂｚ　＝　ＤＯＸＯＲＡｙ
ＯＥｚｙ　　　　　　Ａｚ　＝　ＩＩＢ　ＸＯＲＢｙＯ
Ｆｚｖ　　　　　　Ｈｚ　＝ΩＢ　ＸＯＲａｙＬ／Ａ：
論理Ｓｔ：　ｚｃｖ　　Ｃｔｌ：　　１０　ＢＭ機能ニ
スクラ・シシチパッドφレジスタの内容とデータ母線の
ＸＯＲを求める。結果を第２のレジスタに記憶する。

Ｏｐ：　　４８ｚｙ　　　　　　Ａｚ　＝　ＡＹ　ＸＯ
ＲＴＲ４？ｚｙ　　　　　　　　　　　　Ｂｚ　　＝　
　Ａｙ　　ＸＯＲ丁Ｒ４Ｅｚｙ　　　　　　　　　Ａｚ
　＝　Ｂｙ　　ＸＯＲＴＲ４Ｆｚｙ　　　　　　　　　
Ｈｚ　＝　Ｂｙ　ＸＯＲＴＲＬ／Ａ　：論理Ｓｔ：　ｚ
ｃｖ　　　Ｃｔｌ：機能ニスクラッチパー２ドφレジス
タ及び一時レジスタの内容のＸＯＲを求める。結果を第
２のレジスタに記憶する。

分類されていない命令。

Ｏｐ：　　１２４３　　　　　　　↑ＲＡρＬ／Ａ：　
　Ｓｔ：　　　　　Ｃｔｌ：機能：専用場所゛？　？　
７　？　”にトラップを行なう。トラップはサブルーチ
ンの呼出しと同様に実行される。

Ｏｐ：　　１２３５　　　　　　　ｌｌｌ５ＩＮＴＬ／
Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能：外部割込みビンが割込みを行なうことを禁止する
。

ｍ　　Ｈ３Ｐのビンの　当て 第１図及び第２図の実施例では、高速プロセッサが８４
ビン装置である。物理的なビンの割当ての詳細を決定す
べきである。

Ｈ３Ｐのビンの記述 信号　　ビン　　Ｉｌｏ　　　記述 電力及び付属機能 ＶｃｃｌＩＮ　　　供給電圧（公称＋５Ｖ）Ｖｃｃ２　
２　　ＩＮ　　　供給電圧（公称＋５Ｖ）Ｖｓｓ　　　
３　　ＩＮ　　　接地電圧ＣＡＰ　　　４　　　　　サ
ブストレートのキャパシタ。Ｑ、］　ＩＬのキャパシタ
をこの ピント大地の間に接続すべき である。

Ｘ１５■Ｎ　　　クロック用の水晶発振器久方。水晶発
振器の反対側は大地 に接続する。外部の発振器に 対しても用いる。このクロッ クは内部タイマだけに使われ る。これは主処理論理回路を 制御しない。

命令メモリ ＩＡＳ６ＯＵＴ　　命令アドレス・ストローブ。

これが出力された時、ＰＣＡ （１５乃至Ｏ）の命令メモリ ーアドレスが有効である。プ ロセッサは命令メモリに対す る書込み又は読取サイクルを 開始する。データが読取サイ クルでは母線ＩＷ（１５乃至 ０）に転送され、書込サイケ ルでは母線（１５乃至）に転 送される。

ＩＴＡＣＫ　　？　　ＩＮ　　命令メモリの転送の確認
。有効な読取データが利用し得る 時、又は書込サイクルが完了 した時、命令メモリによって 出される。

ＰＣＡＩ５　　　ｘ　　ＯＵＴ　　プログラム・カウン
タのアトＰＣＡＩ４　　　ｘ　　ＯＵＴ　　レスＰＣＡ
　１５　（ｍｓｂ　）乃至ＰＣＡＩ３　　　ｘ　　０Ｉ
ＪＴ　　ＰＣＡ　　Ｏ（ｌｓｂ）　、この母ＰＣＡＩ２
　　　ｘ　　ＯＵＴ　　線は永久的に活動している。

ＰＣＡＩＩ　　　ｘ　　ＯＵＴ　　この母線は、プロセ
ッサの命ＰＣＡＩＯｘ　　ＯＵＴ　　令を記憶している
メモリ空間ＰＣＡ９　　　ｘ　　０ＩＪＴ　　をアドレ
スする為に使われるＰＣＡ８　　　ｘ　　０ＬＩＴ　　
。

ＰＣＡ７　　　ｘ　　０ＵＴ ＰＣｉＡ８　　　ｘ　　０ＵＴ ＰＣＡ５　　　Ｋ　　０ＵＴ ＰＣＡ４　　　ｘ　　０ＵＴ ＰＣＡ３　　　ｘ　　０ＵＴ ＰＣＡ２　　　ｘ　　０ＬＩＴ ＰＣＡＩ　　　　ｘ　　０ＩＪＴ ＰＣＡＯｘ　　０ＵＴ ＩＷＩ５　　　ｘ　　ＩＮ　　命令メモリのデータ母線
ＩＷＩＷ１４　　　ｘ　　ＩＮ　　　１５　（ｇｓｂ）
乃至ＩＷＯ（ｉｓｂ）ＩＷＩ３　　　ｘ　　ＩＮ　　、
読取サイクルでは、命令ワＩＷ１２　　　ｘ　　ＩＮ　
　−ドがこの母線を介して読取ＩＷＩＩ　　　ｘ　　Ｉ
Ｎ　　　られる。

ＩＷＩＯｘ　　　ＩＮ ＩＷ！３　　　　　ｘ　　　ＩＮ ！Ｗ８菫ＩＮ ＩＮ７　　　　　　ｔ　　　ＩＮ Ｉ誓８　　　　　ｘ　　　ＩＮ ＩＮ５　　　　　ｘ　　　ＩＮ ＩＮ４　　　　　ｘ　　　ＩＮ ＩＮ３　　　　　ｘ　　　ＩＮ ＩＮ２　　　　　ｘ　　　ＩＮ ＩＷＩ　　　　　ｘ　　　ＩＮ ＩＷＯｘ　　　ＩＮ データ・メモリ （これらの信号はＢＵＳＹ／ が出力されない時、３状態で ある。） １０／ＭＥＮ　　８　　　　　ＩＯメモリ。この信号は
６４にバイトのＩ１０空間と、デ ータ・メモリのアドレス空間 で利用し得る８Ｇのメモリと の選択をする。

ＡＳ　　　　９ＯＵＴ　　アドレス・ストローブ。これ
が出た時、母線ＭＡ　　１５（＋ａｓｂ）乃至ＭＡＯ（
交ｓｂ）のアト レスが有効である、書込み又 は読取サイクルが進行する。

Ｒ／Ｗ　　　１０　　　　読取／書込み。ＡＳ／と同時
に出て、データ転送の方向を 示す。

ＩＪＩ）Ｓ　　　１１　０ｔｌＴ　　−ｈ側及び下側デ
ータメモリｌ：ＩＬＤＳ　　　１２　０ＵＴ　　−ブ。

１側及び下側データ・ストローブは、データメモリ の最り位又は最下位バイトを 書込み又は読取るべきことを 示す為に出される。書込みサ イクルではＵＤＳ／及びＬＤ Ｓが遅延して、この信号を使 ってＷＥ／を制止形ＲＡＭに ゲートすることが出来るよう にする。

ＨＩＭＡ／ＩＷ　　１３　０［ＩＴ　　上位メモリーア
ドレス、命令書込み。Ａｓ／が否定である 間に出ると、プロセッサはア ドレスφビーｙ　トＭ　Ａ　　３１（ｍｓｂ）乃至ＭＡ
　　１Ｂ（ｕｓｂ）をア ドレスＷｉ　Ｍ　Ａ　　１５（ｍｓｂ）乃至ＭＡＯ（愛
ａｂ）に出す。こ の拡張アドレスは外部でラッ チすべきである。ＡＳ／が出 ている間にＨＩＭＡ／ＩＷ／　　　　ＭＡＩ５が出ると
、データ、メモリ空　　　ＭＡＩ４間からのデータ・ワ
ードが、　　　ＭＡ１３母線Ｄ（１５乃至Ｏ）を介し　
　　ＭＡＩ２て、命令メモリ空間に転送さ　　　ＭＡＩ
Ｉれる。この信号は命令メモリ　　　ＭＡＩＯ・サイク
ルガ書込みであるか　　　ＭＡ９読取りであるかを判定
する為　　　ＭＡ８に使われる。　　　　　　　　　　
　ＭＡ７ＤＴＡＣＫ　　１４　　ＩＮ　　データ転送確
認。有効な読取　　　ＭＡＲデータが利用し得るか、或
い　　　ＭＡ５は書込みサイクルが完了した　　　ＭＡ
４時、ＤＴＡＣＫ／を出すこと　　　ＭＡ３により、周
辺装置又はメモリ のアドレスＭＡ（１５乃至Ｏ ）又はメモリがＡｓ／に応答 する。ＤＴＡＣＫ／は、ＡＳ ／、ＵＤＳ／又はＬＤＳが否 定されるまで、否定してはな らない。

ｘ　ＯＵＴ　　データ・メモリ・アドレス母ｘ　ＯＵＴ
　　線Ｍ　Ａ　１５（ｍｓｂ）乃至ＭＡＯ（ｘ　ＯＵＴ
　　文ｓｂ）この母線は８Ｇバイトｘ　ＯＵＴ　　、−
データ０メモリ空間をアト、　ｘ　０ＬＩＴ　　レスす
る為に使われる。ＨＩ！ＯＵＴ　　ＭＡが立た時、拡張
メモリ・！０ＵＴ７ドレスＭＡ３２乃至ＭＡＩ Ｉ０ＵＴ７もその外部ラッチにロード ｘ　ＯＵＴ　　　される。

　ＯＵＴ 　０１ｌＴ 　ＯＵＴ 　ＯＵＴ ＭＡ２　　　　　　ｘ　　ＯＵＴ ＭＡＩ　　　　　　ｘ　　ＯＵＴ ＭＡＯｘ　　０ＵＴ ０１５　　　１１０　　データ・メモリ・データ母線［
１１４１１０Ｄ　１５（ｍｓｂ）乃至Ｄ　０（ＫＬｓｂ
）デ０１３　　　　１１０　−夕がこの両方向母線を介
し０１２　　　１１０　　でデータ・メモリに転送され
Ｄｌｌ、　　　Ｉｌｏ　　、又はデータ・メモリから転
胴ＯＩｌｏ　送される。命令メモリに書込Ｄ９　　　　
　Ｔ１０　　むべきデータもこの母線を介ＤＢ　　　　
　Ｉｌｏ　　　ｌ、て転送される。

０８　　　　　ｌ１０ Ｄ５　　　　　ｌ１０ Ｄ４　　　　　ｌ１０ Ｄ３　　　　１１０ Ｄ２　　　　１１０ ＤＯＩｌｏ 割込み。

ＲＥＳＥ↑　１５　ＩＮ　　ＲＥＳＥＴ／ＴＥＳＴは多
重接続入力で／ＴＥＳＴ　　　　　　　ある。低の動作
状態にある時、制御信号が不作動状態にな り、プログラム・カウンタが 破算される。ＲＥＳＥＴ／ＴＥＳＴが１５ｖより高くな
ると、プロセ ッサは試験の為に試験モード で動作する。

ＩＮＴＡ　　　１８　ＩＮ　　割込みＡ及びＢｏこれら
の２ＩＮＴＢ　　　１７１Ｎ　　つの線を多重化して、
２つのマスク可能な割込み及び１つ のマスク不能の割込み（ＮＭ Ｉ）を作る。ＩＮＴＡは単一 の命令を使って、直接的に試 験することも出来る。

母線の調停 ＲＥＱ　　　１８　ＯＵＴ　　要求。ＲＥＱ／は、デー
タ・メモリ・アドレス空間をアクセス するのを待っている時に、プ ロセッサによって出される。

ＲＥＱ／は、ＧＲ／ＲＥＬ／が出る時に否定される。

ＧＲ／ＲＥＬ　　１９１Ｎ　　許可／開放、許可／開放
がＲＥＱ／が表われている間に出力さ れると、プロセッサはデータ ・メモリ・アドレス空間に対 する母線マスクになる。ＢＵ ＳＹが出ている間に許可／開 放が出力されると、プロセラ サは或いは便利な時刻に、デ ータ、メモリ・アドレス空間 の制御作用を放棄し、ＢＵＳ Ｙを否定にする。

ＢＩＩＳＹ　　　２００ＵＴ　　使用中。ＢＵＳＹは、
このプロセッサが母線マスクである ことを他の潜在的な母線マス クに表示する。ＢＵＳＹは、 その３状態データ・メモリ母 線駆動器が性能される前に出 る。母線駆動器が不作動にさ れた後、ＢＵＳＹは否定にな る。

付記１．上に述べた母線調停制御ピンは、データ・メモ
リ・アドレス空間の一部分又は全部のアクセスを制御す
る為に使われる。命令メモリ・アドレス空間は全く影響
がない。

ＭＡＲＬからＴＲインクレメント及びデクリメントへ。

ＯＰ：　　１２２０　　　　　ＴＲ＝　ＭＡＲＬ　＋１
１２２２　　　　　ＴＲ＝　ＭＡＲＬ　−１Ｌ／Ａ：　
　Ｓｔ：　　ｚｃｖ　　：　　Ｃｔｌ：機能：ＭＡＲＬ
の内容をインクレメント又はデクリメントし、結果を一
時レジスタに入れる。ＭＡＲＬの内容は変わらない。

レジスタのインクレメント及びデクリメント。

Ｏｐ：　　１２２４　　　　　１ＮＣＩＣ１２２５ＩＮ
ＣＰＴＲ １２２８［ｌＥＣｌＧ １２２７　　　　　　ＤＥＣＰＴＲ Ｌ／Ａ：　　　　Ｓｔ：　　　　ｚｃｖ　　　Ｃｔｌ：
機能：工Ｃ又はＰＣＲをインクレメント又はデクリメン
トする。

移送命令。

移送命令はオペランドを１つの場所から別の場所にコピ
ーする。

スクラッチパッドからスクラッチパッドへの移送。こう
いう命令は１つのスクラッチバッド拳レジスタの内容を
別のスクラッチ・レジスタにコピーする。

ＯＰ＋　　４０ｚｙ　　　　　　Ａｚ＝Ａｙ４１ｚｙ　
　　　　　Ｂｚ　＝　Ｂｙ ４８ｚｙ　　　　　　Ａｚ　＝　Ｂｙ ４９ｚｙ　　　　　　Ｂｚ　＝　Ｂｙ Ｌ／Ａ：　　：　　Ｓｔ：　　ｚｃｖ　　：　　Ｃｔｌ
：機能：オペランドを宛先にコピーする。状態が更新さ
れることに注意されたい。

ＯＰ：　　０１４ｚ　　　　　Ａ（１Ｇ）＝　Ａｚ０１
５ｚ　　　　　Ｂ（ＩＣ）　＝　Ｂｚ０９４ｚ　　　　
　Ａ（ＩＣ）　＝　Ｂｚ０９５ｚ　　　　　　　’Ｂ（
ＩＣ）＝　　ＢｚＬ／Ａ：　　　　：　　　　Ｓｔ：　
　　　：　　　　Ｃｔｌ：機能：間接的にＩＣにより、
オペランドを宛先にコピーする。

Ｏｐ：　　ＩＡ４ｚ　　　　　　Ａｚ　＝　Ａ（ＩＣ）
ｌＡ５ｚ　　　　　　Ａｚ　＝　Ａ（ＩＣ）ＩＡＣｚ　
　　　　　Ｂｚ　＝　Ａ’（ＩＣＩＡＤｚ　　　　　　
Ｂｚ　＝　Ｂ（ＩＣ）Ｌ／Ａ：　　：　　Ｓｔ：　　：
　　Ｃｔｌ：機能：オペランドをＩＣによって間接的に
宛先にコピーする。

離散的なレジスタからスクラッチパッドへの移送。こう
いう命令はプロセッサの離散的なレジスタの内容をスク
ラッチパッド・レジスタに移送する。原始オペランドが
ＰＴＲである場合、１６ビツト・オペランドの上側の８
ビツトが０であることに注意されたい。

Ｏｐ：　　１８０ｚ　　　　　Ａｚ　＝　ＤＢ　　　１
１１８１ｚ　　　　　Ａｚ　＝　ＭＡＲＬ１８２ｚ　　
　　　Ａｚ　＝　ＳＴ １８３ｚ　　　　　　　　　　Ａｚ　　＝　　ＴＲ１８
４ｚ　　　　　　　　　　Ａｚ　　−ＩＣ１８５ｚ　　
　　　　　　　　Ａｘ　　＝　　ＰＴＲ１８Ｅｌｚ　　
　　　　　　　　Ａｚ　　＝　　ＭＵＭ１８７ｚ　　　
　　　　　　Ａｚ　　＝　　ＭＤＬ１８８２　　　　　
　　　　Ｂｚ　＝　ｌ１ｌｌＢ１８９ｚ　　　　　　　
　　　Ｈｚ　　＝　　ＭＡＲＬ１８Ａｚ　　　　　　　
　　　Ｂｚ　　＝　　５Ｔ１８Ｂｚ　　　　　　　　　
Ｂｚ　　＝　　ＴＲ１８Ｃ２ＢＺ　　＝　　ＩＣ １８Ｄｚ　　　　　　　　　　Ｂｚ　　＝　　ＰＴＲ１
８Ｅｚ　　　　　　　　　　Ｂｚ　　＝　　ＭＤＭ１８
Ｆｚ　　　　　　　　　　Ｂｚ　　＝　　ＭＤＬＩＡ８
ｚ　　　　　　　　　Ａｚ　　＝　　ＨＡＲＭＩＡＥｚ
　　　　　　　　　　Ｂｚ　　＝　　ＨＡＲＭＬ／Ａ：
　　　　Ｓｔ：　　　　Ｃｔｌ：　　　　ｒｏ　　ＢＭ
　　　本本機能：離散的なレジスタをスクラッチパッド
・レジスタにコピーする。

記述二制御ビットの依存性は“木本°′を持つ命令に対
してだけである。

−Ｏｐ：　　１２０ＣＡＢＣ）＝ＴＲ １２００Ｂ（ＩＣ）　＝　ＴＲ １２１ＣＡ（ＰＴＲ’）　＝　ＴＲ １２１０Ｂ（ＰＴＲ）　＝　ＴＲ Ｌ／Ａ：　　Ｓｔ：　　Ｃｔｌ： 機能：ＴＲを間接的にスクラッチパッドΦレジスタにコ
ピーする。

Ｏｐ＋　　＋２０８　　　　　　Ａ（ＩＣ）　＝　ＩＷ
（ＴＲ）１２０９　　　　　８（ＩＣ）　＝　ＩＷ（Ｔ
Ｒ）＋２１８　　　　　　Ａ（ＰＴＲ）　＝　ＩＷ（Ｔ
Ｒ）１２１８　　　　　　Ｂ（ＰＴＲ）　＝　ＩＷ（’
ｒＲ）Ｌ／Ａ：　　Ｓｔ：　　Ｃｔｌ： 機能：命令メモリの、一時レジスタによって間接的にア
ドレスされたワードをスクラッチパッド内の間接的にア
ドレスされた場所にコピーする。

ＴＲにアドレスされたＩＷをもロードする。

ＯＰ：　　ＩＡＯｚ　　　　　　Ａｚ　＝　ＩＷ（ＴＲ
）ＩＡＯｚ　　　　　Ｂｚ　＝　ＩＷ（ＴＲ）Ｌ／Ａ：
　　　　Ｓｔ：　　　　Ｃｔｌ：機能ニ一時レジスタに
よって間接的にアドレスされた命令メモリのワードをス
クラッチパッド−レジスタにコピーする。ＴＲにアドレ
スされたＩＷをロードする。

スクラッチパッドに定数をロードする命令。この命令は
スクラチパッド・レジスタに定数をロードする。

Ｕｐ：　　ＩＡｌｚ　ｋｋｋｋ　　　　Ａ２　＝　ＫＫ
ＫＫＩＡ９ｚ　ｋｋｋｋ　　　　Ｂｚ　＝　ＫＫＫＫ〜 Ｌ／Ａ：　　Ｓｔ：　　Ｃｔｌ： 機能：命令の第２の１６ビー、ト・ワードをスクラッチ
パッド・レジスタにコピーする。

Ｏｐ：　　１２０Ａ　ｋｋｋｋ　　　　Ａ（ＩＣ）＝　
ｋｋｋｋ１２０８　ｋｋｋｋ　　　　Ｂ（ＩＣ）　＝　
ｋｋｋｋ＋２１Ａ　ｋｋｋｋ　　　　Ａ（ＰＴＩ？）　
＝　ｋｋｋｋ１２１Ｂ　ｋｋｋｋ　　　　Ａ（ＰＴＲ）
　＝　ｋｋｋｋＬ／Ａ：　　Ｓｔ：　　Ｃｔｌ： 機能：命令の第２の１６ビツトーワードをスクラッチパ
ッド内の間接的にアドレスされた場所にコピーする。

スクラッチ八トドから離散的なレジスタへの移送。この
命ｒ令はスクラッチパッド・レジスタの内容をプロセッ
サの離散的なレジスタに移送する。

一般的な場合に対する例外がある。

本宛先が外部データ母線であれば、ＩＯ状態ビットの状
態に応じて、宛先はＩ１０レジスタ又はデータ・メモリ
の位置になる。ＢＭビットがバイトＣモードであれば、
オペランドはスクラッチパ、シト・レジスタの下側のバ
イトである。

本宛先がＭＡＲＬであれば、ＩＯ状態ビットの状態に応
して、ＭＡＲＬ又はＩ１０アドレス・レジスタに外部か
らロードされる。

本宛先がＭＡＲＭであれば、ＭＡＲＭのビット１５（符
号）もスピルオーバ・レジスタにコピーされる。ＭＤ故
障ビットが破算される。

Ｏｐ：　　０１６ｚ　　　　　　ＭＥＮ＝Ａｚ　　　’
１０１８ｚ　　　　　　’ＭＡＲＭ　＝　Ａｚ　　＊木
０１９ｚ　　　　　　ＭＡＲＬ　＝　ＡｚｏｌＡｚ　　
　　　　Ｓτ＝　Ａｚ ＱＩＢｚ　　　　　　　　　　　ＴＲ＝　　ＡｚｏｌＣ
ｚ　　　　　　　　　　　ＩＣ＝　　Ａｚｏｌ［１ｚ　
　　　　　　　　　ＰＴＲ＝　　ＡｚｏｌＥｚ　　　　
　　　　　　ＭＤＭ　　＝　　ＡｚｏｌＦｚ　　　　　
　　　　　　ＭＤＬ　　＝　　Ａｚ０９６ｚ　　　　　
　　　　　ＭＥＭ　　＝　　Ｂｚ　　　　　１に０９８
ｚ　　　　　　　　　　ＭＡＲＭ＝Ｂｚ　　　　１１０
９９ｚ　　　　　　　　　　ＭＡＲＬ　　＝　　Ｂｚ０
９Ａｚ　　　　　　　　　　　ＳＴ　　＝　　Ｂｚ０９
Ｂｚ　　　　　　　　　　ＴＲ＝　　Ｂｚ０９Ｃｚ　　
　　　　　　　　ＩＣ＝　　Ｂｚ０９Ｄｚ　　　　　　
　　　　ＰＴＲ＝　　Ｂｚ０９Ｅｚ　　　　　　　　　
　ＭＤＭ　　＝　　Ｂｚ０９Ｆｚ　　　　　　　　　　
ＭｔｌＬ　　＝　　ＢｚＬ／Ａ：　　　　　Ｓｔ：　　
　　　Ｃｔ：　　　　ＩＯＢＭ　　　＊木機能ニアドレ
スされたスクラッチパッドφレジスタの内容を指示され
た離散的なレジスタにコピーする。

記述二制御ビットに対する依存性は“木本”を持つ命令
に対してだけである。

ＯＰ：　　１２０２　　　　　　ＴＲ＝Ａ（ＩＣ）＋２
０３　　　　　　ＴＲ＝　Ｂ（ＩＣ）１２１２　　　　
　　ＴＲ＝　Ａ（ＰＴＲ）＋２１３　　　　　　ＴＲ＝
　Ｂ（ＰＴＲ）Ｌ／Ａ：　　　Ｓｔ：　　　Ｃｔ： 機能二間接的にアドレスされたスクラッチパッド・レジ
スタの内容を一時レジスタにコピーするＯｐ：　　０１
０ｚ　　　　　　ＴＲＬ＝Ａｚ０１１ｚ　　　　　　　
　　ＴＲＭ　　＝　　Ａｚ０９０ｚ　　、　　　　　　
　　ＴＲＬ　　＝　　Ｂｚ０９１ｚ　　　　　　　　　
　ＴＲＭ　　＝　　８２Ｌ／Ａ：　　　　　Ｓｔ：　　
　　　Ｃｔｌ：機能ニアドレスされたスクラッチパッド
・レジスタの下側又は上側バイトを一時レジスタの対応
するバイトにコピーする。

Ｏｐ：　　０１２ｚ　　　　　　ＩＴ１＝Ａｚ０１３ｚ
　　　　　　ＩＴ２−　Ａｚ ０９２ｚ　　　　　　ＩＴＩ　＝　Ｂｚ０９３ｚ　　　
　　　　　　　ＩＴ２　　＝　　ＨｚＬ／Ａ：　　　　
　Ｓｔ：　　　　　Ｃｔｌ：機能：アドレスされたスク
ラウチパッド会レジスタの内容を期間タイマ１又は２に
コピーする。

レジスタに定数をロードする命令。この命令はレジスタ
に１ワード命令にある４又は８ビツトの定数、又は２ワ
ード命令の第２のワードをロードする。

Ｏｐ：　１２３８　ｋｋｋｋ　　　　　ＭＡＲＬ　＝　
ｋｋｋｋ１２３９　ｋｋｋｋ　　　　　ＩＣ＝　ｋｋｋ
ｋ１２３Ａ　ｋｋｋｋ　　　　　ＨＡＲＭ　＝　ｋｋｋ
ｋ１２３Ｂ　ｋｋｋｋ　　　　　ＰＴＲ＝　ｋｋｋｋＬ
／Ａ：　　　Ｓｔ：　　　Ｃｔｌ： 機能：指示されたレジスタに第２の命令ワードからの１
６ビツトの定数をロードする。

Ｏｐ：　１３ｋｋ　　　　　　　　ＴＲＭ＝　ｋｋｌＢ
ｋｋ　　　　　　　　ＴＲＬ　＝　ｋｋＬ／Ａ：　　　
Ｓｔ：　　　Ｃｔｌ： 機能ニ一時レジスタの上位又は下位の半分に８ピントの
定数をロードする。

Ｏｐ：　　１２８Ｋ　　　　　　　　　　　　ＰＲＥＣ
＝　　ｋ１２７Ｋ　　　　　　　　　　　　ＰＡＧＥ　
　＝　　ｋ　　草本Ｌ／Ａ：ｓｔ二ＰＡＧｌｊ＊Ｇｔｌ
： 機能：命令速度、多重精度又はスクラッチパッドｅペー
ジ・レジスタに４ビツトの定数をロードする。

分類されていない移送命令。これらの命令は種々のレジ
スタの間のデータの移送を行なう。

Ｏｐ：　　１２３７　　　　　５ＷＡＰ　ＴＲＭ、↑Ｒ
ＬＬ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能ニ一時レジスタのバイトを交換する。

ＯＰ：　　１２２８　　　　　　ＭＡＲＬ＝ＤＢ１２２
９　　　　　　　　　　　１Ｃ冨　ＤＢ１２２０　　　
　　　　　　　　ＴＲ＝　　ＤＢＬ／Ａ：　　Ｓｔ：　
　　Ｃｔｌ：　　１０８Ｍ機能：指示されたレジスタに
データ母線からロードする。

Ｏｐ：　　１２２Ａ　　　　　　　ＭＡＲＬ　＝　ＴＲ
１２２ＣＴＲ＝　ＭＡＲＬ Ｌ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能：ＭＡＲＬ及び一時レジスタの間でデータを移送す
る。

Ｏｐ：　　１２２Ｅ　　　　　　ＴＲ＝ＯＬ／Ａ：　　
Ｓｔ：　　　Ｃｔｌ： 機能−一時レジスタを破算する。

Ｏｐ：　　１２２Ｂ　　　　　　ＭＥＭ＝ＴＲＬ／Ａ：
　　Ｓｔ：　　　（：ｔｌ：　　Ｔｏ　ＢＭ機能ニ一時
レジスタの内容をデータ母線にコピーする。

記述：“宛先はＩ１０レジスタ又はデータ・メモリの何
れかである。ＢＭビｙ）がバイト・モードを表示する場
合、オペランドは一時レジスタの下側バイトである。

Ｏｐ：　　１２２Ｂ　　　　　　　ＩＷ（ＴＲ）　＝　
ＤＢＬ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能：データ母線の内容を一時レジスタを介して間接的
に命令メモリにコピーする。

乗算／除算命令、全ての乗算命令はＭＤＭ／ＭＤＬレジ
スタを宛先として用い、除算命令はそれらを被除数の出
所として使う。全ての動作は符号つき乗算（ＳＭ）状態
ビットによって行なわれる、このビットがセットされて
いる時、オペランド及び結果が２の補数の整数として扱
われる。ビットがセットされていなければ、それらは符
号なしの数として扱われる。オーバフローが起るか、或
いは０による除算を試みた場合、ＭＤ状態ビー、トがセ
ットされる。

乗算命令。これらの命令は単純な乗算を行なうＯＰ：　
　１ａｚｙ　　　　　　　Ａｚ　本ＢｙＬ／Ａ：　　Ｓ
ｔ：　　ＭＤ　　　Ｃｔｌ：　　９８機能：２つのスク
ラッチパッド・オペランドを乗算し、結果をＭＤＭ／Ｍ
ＤＬに記憶する。

Ｏｐ：　　１２Ｂｚ　　　　　　　Ａｚ　末ＤＢ＋２Ｃ
ｚ　　　　　　　Ｂｚ　本ＤＢ Ｌ／Ａ：　　Ｓｔ：　　ＭＤ　　　Ｃｔｌ：　　ＳＫ　
ＩＧ　ＢＭ機能ニスクラッチパッド・オペランドにＤＢ
の内容を乗算し、結果をＭＤＭ／ＭＤＬに記憶するＯＰ
：　　　１２８２　　　　　　　　　　　Ａ２　　零　
ＤＢ１２Ｃｚ　　　　　　　　　　　　Ｂｚ　　本　Ｄ
ＢＬ／Ａ：Ｓｔ：）畷ｎＣｔｌ：５１４ＴｏＢ１４機能
ニスクラッチパッド・オペランドにＤＢの内容を乗算し
、結果をＭＤＭ／ＭＤＬに記憶する乗算及び累算命令、
この命令は２つのオペランドを乗算し、ＭＤＭ／ＭＤＬ
の現在の内容に加算し、その結果をＭＤＭ／ＭＤＬに記
憶する。

Ｏｐ：　　ＩＦｚｙ　　　　　　　　　　　　　　Ａｚ
　　本＋　　ＢｙＬ／Ａ：　　Ｓｔ：　　ＭＤ　　　Ｃ
ｔｌ：　　９８機能：２つのスクラッチパッド・オペラ
ンドを乗算し、ＭＩ）Ｍ／ＭＤＬに累算する。

Ｏｐ：　　１２９ｚ　　　　　　　　　　　　　Ａｚ　
　本＋　　ＤＢ１２Ｄｚ　　　　　　　Ｈｚ　２＋　Ｄ
ＢＬ／Ａ：　　Ｓｔ：　　ＭＤ　　　Ｃｔｌ：　　ＳＭ
　１０　ＢＭ機能ニスクラッチパッド・オペランドにＤ
Ｂの内容を乗算し、ＭＤＭ／ＭＤＬに累算する。

ＯＰＬ　　：　　１２０４　　　　　　　　　　Ａ（Ｉ
Ｃ）　　本十　ＤＢ１２０５　　　　　　Ｂ（ＩＣ）本
＋［ｌＢ１２１４　　　　　　　　　　　Ａ　（ＰＴＲ
）　　本命　〇Ｂ１２１５　　　　　　　　　Ｂ（ＰＴ
Ｒ）＊＋　　ＤＢｌ、／Ａ：　　　　！３ｔ：　　　Ｍ
Ｄ　　　　Ｃｔｌ：　　　ＳＭ　１０　８８機能：間接
的にアドレスされたスクラッチパッド・オペランドにＤ
Ｂの内容を乗算し、ＭＤＭ／ＭＤＬに累算する。

除算命令。

Ｏｐ：　１２Ａｚ　　　　　　　ＭＯ／　Ａ２１２Ｅｚ
　　　　　　　ＭＵ　／　ＢｚＬ／Ａ：　　Ｓｔ：　　
ＭＤ　　　Ｃｔｌ：　　９８機能：ＭＤＭ／ＭＤＬをス
クラ・ンチパヤド・オペランドで除算する。商をＭＤＬ
に記憶し、剰余をＭＤＭに記憶する。

論理オア命令。オア命令は２つの１６ビツト・オペラン
ドにある対応するビー７トのビット毎のオアを行なう。

Ｚ状態ビットは、動作の結果がＯであればセットされる
。そうでなければ、Ｚビットがリセットされる。Ｃ及び
Ｖ状態ビットがリセ・ントされる。

３レジスタｅオア。２つの命令は原始オペランドに関し
て同一であるが、結果の宛先が異なる。

ＯＰ：　　３ｚｙｘ　　　　　　ＡＸ　＝　　Ａｚ　Ｏ
ＲＢｙ７ｚｙｘ　　　　　　Ｂｘ　＝　　Ａｚ　ＯＲＢ
ｙＬ／Ａ：論理Ｓｔ：　　ＺＣＶ　　Ｃｔｌ：機能：２
つのスクラッチパッド拳レジスタの内容をオアして、第
３のレジスタに記憶する。

２レジスタ・オア。２レジスタ・オア命令は１つのオペ
ランド及び結果に対してレジスタを使う。他方のオペラ
ンドは命令に黙示されている。

Ｏｐ：　０２ｚｙ　　　　　　　Ａｚ　＝　Ａｙ　ＯＲ
ＤＢ０３ｚｖ　　　　　　　Ｂｚ　＝　Ａｙ　ＯＲＤＢ
ＯＡｚｙ　　　　　　　Ａｚ　＝　Ｂｙ　ＯＲＤＢＯＢ
ｚｙ　　　　　、　　Ｂｚ　＝　Ｂｙ　ＯＲＤＢＬ／Ａ
　：論理Ｓｔ：　　ｚｃｖ　　Ｃｔｌ：　ＩＯＢＭ機能
ニスクラッチパッド・レジスタの内容とデータ母線をオ
アする。結果を第２のレジスタに記憶する。

Ｏｐ：　４２ｚｙ　　　　　　　Ａｚ　＝　Ａｙ　ＯＲ
ＴＲ４３ｚｖ　　　　　　　Ｂｚ　＝　Ａｙ　ＯＲＴＲ
４Ａｚｙ　　　　　　　Ａｚ　＝　Ｂｙ　ＯＲＴＲ４Ｂ
ｚｙ　　　　　　　　　　　　Ｂｚ　　＝　　Ｂｙ　　
ＯＲＴＲＬ／Ａ　：論理　Ｓｔ：　　ｚｃｖ　　Ｃｔｌ
：機能ニスクラッチパッド会レジスタ及び一時レジスタ
の内容をオアする。結果を第２のレジスタに記憶する。

単一レジスタ・オア、単一レジスタ・オア命令は１つの
オペランドとして１個のレジスタを使う。宛先は原始オ
ペランドと同じレジスタである。

他方のオペランドは命令に黙示されている。

Ｏｐ＋　ＩＡ３ｚ　ｋｋｋｋ　　　　　Ａｚ　＝　Ａｚ
　ＯＲｋｋｋｋＩＡＢｚ　ｋｋｋｋ　　　　　Ｂｚ　＝
　Ｂｚ　ＯＲｋｋｋｋＬ／Ａ：論理Ｓｔ：　　ＺＣＶ　
　Ｃｔｌ：機能ニスクラッチパッド番レジスタの内容を
命令の第２のワードからの１６ビツトとオアする。

プログラム制御命令。プログラム制御命令は、プログラ
ム・カウンタにイ直をロードすることにより、実行され
る命令の順序を修正する。

サブルーチン呼出し命令。ポインタをインクレメントし
、ＰＣ及びＳＴレジスタの現在の内容を、スクラッチパ
ッドの、ＰＴＨによって定められた場所にあるスタック
に押込む、ＰＣ値をスクラッチパッドＡにロードし、状
態をスクラッチパッドＢにロードする。ＰＣが指示され
た出所からロードされ、命令の実行が新しいＰＣアドレ
スから続けられる。

Ｏｐ：　１２３０　　　　　　　　ＪＵＭＰＳＵＢ　Ｔ
ＲＬ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能二ＴＲ内の場所に対するサブルーチンの呼出しを行
なう。

Ｏｐ：　１２３１　ｚｚｚｚ　　　　　ＧＯ９ＵＢ　ｚ
ｚｚｚＬ／Ａ：　　！ｌｉｔ：　　　Ｃｔｌ：機能：命
令の第２のワードによって定められたアドレスに対する
サブルーチンの呼出しを行なうＯｐ：　Ｂｄｄｄ　　　
　　　　　５ＧＯ９ＵＢ　ｄｄｄＬ／Ａ：　　Ｓｔ：　
　　Ｃｔｌ： 機能：サブルーチンの呼出しを行なう、命令の下側の１
２ビツトを２の補数の変位として扱い、これがＰＣの現
在値に加算されて、目標アドレスになる。

サブルーチン戻り命令。ポインタによって間接的にアド
レスされたスクラッチパッドＡ内の値をプログラム・カ
ウンタにロードする。状態つき戻り命令が、スクラッチ
パッドＢ内の値を状態レジスタにコピーする。スクラッ
チパッドの読取後ポインタをデクレメントする。命令の
実行がＰＣにロードされた値から続けられる。

Ｏｐ：　１２３２　　　　　　　ＲＥＴｔｌＲＮＬ／Ａ
：　　Ｓｔ：　　　Ｃｔｌ： 機能：ＳＴを復元せずに、サブルーチンの戻りを行なう
。

Ｏｐ：　１２３３　　　　　　　　ＲＥＴＵＲＮＳＴＬ
／Ａ：　　Ｓｔ＝　　Ａｌｌ　ｂｉｔｓ　　　Ｃｔｌ：
機能：サブルーチンの戻りを行ない、ＳＴを復元する。

１６ビツト・ブランチ命令。この命令は６４にロードリ
アドレス空間内の任意の場所に対するブランチが出来る
ようにする。

Ｏｐ：　１２３４　　　　　　　ＪＵＭＰ　ＴＲＬ／Ａ
：　　　　Ｓｔ：　　　　　Ｃｔｌ：機、能ニ一時レジ
スタ内の場所への飛越しを行なう。

１２ビツト・ブランチ命令、この命令は命令の下側の１
２ビツトを２の補数の変位として取扱い、これがＰＣの
現在値に加算されて目標アドレスになる。

（ｂ＋：　８ｄｄｄ　　　　　　ＢＲＡＮＣＨｄｄｄＬ
／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能：ＰＣの現在値に対して無条件飛越しを行なう。

Ｏｐ：　９ｄｄｄ　　　　　　　　ＢＲＩＩＴＣｄｄｄ
Ｌ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能二ＩＣをデクリメントする６結果がＯであれば、Ｐ
Ｃの現在値に対する飛越しを行なう。結果が０でなけれ
ば、現在のＰＣから続ける。

Ｏｐ：　Ａｄｄｄ　　　　　　　ＢＲＰＥＲｄｄｄＬ／
＾：　　Ｓｔ：　　　Ｃｔｌ： 機能；外部同辺試験ピンを試験する。出ていれば、ＰＣ
の層、在僅に対する飛越しを行なう、そうでなければ、
現在のＰＣから続ける。

１０ビツト・ブランチ命令。全てのｌＯビット・ブラン
チ命令は試験の条件による。各々のブランチは、試験結
果が真（状態ビットが出る）又は虚偽（状態ビットが出
ない）ことによって表わすことが出来る。ブランチをす
る場合、ブランチはＰＣの現在値に対するものである。

Ｏｐ：　Ｃ０ｄｄ　　　　　　ＢＺ　ｄｄＣ４ｄｄ　　
　　　　ＢＣｄｄ Ｃ８ｄｄ　　　　　　ＢＴ　ｄｄ ＣＣｄｄ　　　　　　ＢＭＤ　ｄｄ ＤＯｄｄ　　　　　　ＢＶ　ｄｄ Ｌ／Ａ：　　Ｓｔ：　　　Ｃｔｌ： 機能：対応する状態ビットがセ・シトされていれば、相
対ブランチを行なう。

Ｏｐ：　ＥＯｄｄ　　　　　　ＢＮＺ　ｄｄＥ４ｄｄ　
　　　　　ＢＮＣｄｄ Ｅ８ｄｄ　　　　　　ＢＩＴ　ｄｄ ＥＣｄｄ　　　　　　ＢＮＭＤ　ｄｄ ＦＯｄｄ　　　　　　ＢＮＶ　ｄｄ Ｌ／Ａ：　　　　　　Ｓｔ：　　　Ｃｔｌ：機能：対応
する状態ビー２トがセー、トされていなければ、相対ブ
ランチを行なう。

Ｏｐ：　Ｄ４ｄｄ　　　　　　ＢＺＡＩＣｄｄＦｄｄｄ
　　　　　　ＢＦＺＡ［：　ｄｄＬ／Ａ：　　Ｓｔ：　
　ｚｃｖ　　ＣＴＩ：機能：ＢＺＡＩＣ Ｚビットを試験し、ＩＣをデクリメントする。

ＺがセットされていてＩＣ＝０であれば、相対ブランチ
を行なう。ＩＣのデクリメントに基づ（Ｘて状態を更新
する。

ＢＦＺＡＩＣ： ＢＺＡＩＣの逆。

Ｄ８ｄｄ　　　　　　　　ＢＣＡＩＣｄｄＦ８ｄｄ　　
　　　　　　ＢＦＣＡＩＣｄｄＬ／Ａ：　　Ｓｔ：　　
ｚｃｖ　　ＣＴｌ：機能：ＢＺＡＩＣ：Ｃビットを試験
し、ＩＣをデクリメントする。Ｃがセ−ｙ）されていて
、ＩＣ＝０であれば、相対ブランチを行なう。ＩＣのデ
クリメントに基づいて状態を更新する ＢＦＣＡＩＣ：　　ＢＣＡＩＣの逆 ＤＣｄｄ　　　　　　　　　　　　　ＢＺＣｄｄＦＣ，
１ｄ　　　　　　　　　　　　ＢＦＺＣｄｄＬ／Ａ：　
　　Ｓｔ：　　　　　　　　ＣＴＩ：機能：　ＢＺＣ：
　Ｚ又はＣビットがセットされていれば、相対ブランチ
を行なう。

ＢＦＺＣ：　ＢＺＣの逆。

シフト命令：シフト命令はオペランドを１ビット位置だ
けシフトさせる。シフトして出たビットが桁りげビット
にロードされ、その為それを試験することが出来、或い
は多重精度シフト動作に使うことが出来る。多重精度シ
フトでは、普通は空白になるビットが、その代りに桁上
げビットからロードされる。この桁上げビットが前の命
令でロードされたものである。

ＭＤＭ／ＭＤＬの１６ビー７トφシフトもある。

論理スクラッチバッド・レジスタΦシフトＯｐ：　　０
Ｑ２ｚ　　　　　　　ＳＩ’ｔＬ　Ａｚ０８２ｚ　　　
　　　ＳＲＬ　Ｈｚ Ｌ／Ａ：論理Ｓｔ：　　ｚｃｖ　　：　　ＣＴＩ：機能
ニスクラッチパッド・レジスタの右シフトを行ない、Ｃ
状態ビットをレジスタからシフトしたビットに等しいと
おく。

記述：シフト結果がＯであれば、Ｚ状態ビットがセット
される。多重精度シフトを行なわない場合、ビット１５
にＯをロードする。その場合、Ｃ状態ビットが所定位置
にシフトする。

Ｏｐ：　　００３ｚ　　　　　　　ＳＬＣＡｚ０８３ｚ
　　　　　　　ＳＬＣＨｚ Ｌ／Ａ：論理Ｓｔ：　　ｚｃｖ　　：　　ＣＴ１：機能
：オペランドの左シフトを行ない、オペランドからシフ
トして出たビット（ビット１５）４空白位置（ビット０
０）にコピーする。シフトしたビットをＣ状態ビットに
コピーする。オペランドがＯであれば、Ｚ状態ビットが
セットされる。

算術スクラッチバッド・レジスタ番シフト。

Ｏｐ：　　００２ｚ　　　　　　　ＳＲＡ　Ａｚ０８２
ｚ　　　　　　　ＳＲＡ　Ｂｚ Ｌ／Ａ：算術Ｓｔ：　　ＺＣＶ　　：　　ＣＴＩ：機能
ニスクラッチパッド赤レジスタの右シフトを行ない、Ｃ
状態ビットをレジスタからシフトしたビットに等しいと
おく。

記述：シフト結果がＯであれば、Ｚ状態ビットがＯに設
定され、■ビットがリセットされる。シフト前の符号の
値（ビー）１’１５）がビット１５にコピーされる。

Ｏｐ：　　００３ｚ　　　　　　　ＳＬＡ　ＡＺ０８３
ｚ　　　　　　　ＳＬＡ　Ｈｚ Ｌ／Ａ：算術Ｓｔ：　　ｚｃｖ　　：　　ＣＴＩ：機能
ニスクラッチパッド・レジスタの左シフトを行ない、Ｃ
状態ビットをレジスタからシフトしたビットに等しいと
おく。ビット００をＯに設定する。

記述：シフト結果が０であれば、Ｚ状態ピー／　トをＯ
に設定する。シフトによって符号の状態（ビット１５）
が変化すれば、Ｖビットをセットする乗算／除算レジス
タ・シフト。

Ｏｐ：　　　１２３ＣＳＬ　　Ｍ［１Ｍ１２３Ｄ　　　
　　　　ＳＬ　ＭＤＬ １２３Ｅ　　　　　　　　　　　　ＳＲＭＤＭ１２３Ｆ
　　　　　　　　　　　　ＳＲＭＤＬＬ／Ａ　：論理Ｓ
ｔ：　　ＺＣＶ　　：　　ＣＴＩ：機能二指示されたオ
ペランドの論理シフトを行ない、Ｃ，ｔ１＠ビットをレ
ジスタからシフトしたビットに等しいとおく。

記述：空白ビット位置を０に設定する。シフト結果が０
であれば、Ｚ状態ビットがセットされるＯｐ：　１２３
０　　　　　ＳＬ　ＭＤＭ＋２３０　　　　　　９Ｌ　
ＭＤＬ Ｌ／Ａ　：算術Ｓｔ：　　ｚｃｖ　　：　　ＣＴＩ：機
能二指示されたオペランドの算術シフトを行ない、Ｃ状
態ビットをレジスタからシフトしたビットに等しいとお
く。

記述：空白ビット位置をＯに設定する。シフト結果がＯ
であれば、Ｚ状態ビットがセットされる、シフトによっ
て符号の状８（ピッ）　ｌ　５）が変化すれば、■ビッ
トがセットされる。

Ｏｐ：　　１２３Ｅ　　　　　　　ＳＲＭ［１Ｍ１２３
Ｆ　　　　　　　　　　　　ＳＲＭＤＬＬ／Ａ　：算術
　Ｓｔ：　　ＺＣＶ　　：　　ＣＴＩ：機能：指示され
たオペランドの算術シフトを行ない、Ｃ状態ビー、トを
レジスタからシフトしたビットに等しいとおく。

記述：シフト結果が０であれば、Ｚ状態ビットがＯに設
定され、Ｖビットがリセットされる。シフト前の符号の
値（ビット１５）がビット１５にコピーされる。

Ｏｐ：　　１２３８　　　　　　　ＳＲＭＤ、　１ＢＬ
／Ａ：　　Ｓｔ：　　　：　　ＣＴ１：機能ニスピルオ
ーバ／ＤＭＤ／ＭＤＬを１６だけ右に算術的にシフトす
る。

減算命令、減算命令は１６ビツト数の２つの補数の減算
を行なうが１つの例外がある。

本多重精度動作の間、１６ビツトの部分差からの桁上げ
が次の部分差に対する桁Ｅげ入力になる動作の終りまで
、状態ビットは有効ではない。

３レジスタ減算、２つの命令は原始オペランドに対して
同一であるが、結果の宛先が異なる。

Ｏｐ：　　　３ｚｙｘ　　　　　　　　　　　　Ａｚ　
　＝　　Ａｚ　　−Ｂｙ５ｚｙｘ　　　　　　　　　　
　　Ｂｌｌ　　＝　　Ｂｙ　　−Ａ２７ｚｙｘ　　　　
　　　　　　　Ｂｚ　　＝　　Ａｚ　　−ＢｙＬ／Ａ　
：算術Ｓｔ：　　ｚｃｖ　　：　　ＣＴＩ：機能＝２つ
のスクラッチパッド・レジスタの内容を減算し、結果を
第３のレジスタに記憶する。

２レジスタ減算、２レジスタ減算命令は、１つのオペラ
ンド及び結果に対してレジスタを用いる。他方のオペラ
ンドは命令に黙示されている。

Ｏｐ：　　０２ｚｙ　　　　　　Ａｚ　＝　Ａｙ−ＤＢ
０３ｚｙ　　　　　　Ｂｚ　＝　Ａｙ　−ＤＢ０８ｚｙ
　　　　　　Ａｚ　＝　ＤＢ　−Ａ２７ｚｙｘ　　　　
　Ｂｚ　＝　！ＩＩＢ　−Ａｔ０Ａ２マ　　　　　Ａ２
　＝　ＢマーＤＢＯＢｚｙ　　　　　　Ｈｚ　＝　Ｂｙ
　−ＤＢＯＥｚｙ　　　　　　Ａｚ　＝　ＤＢ　−Ｂｙ
ＯＦｚｙ　　　　　　Ｂｚ　＝　ＤＢ　−ＢｙＬ／Ａ　
：算術　　Ｓｔ：　　ｚｃｖ　　ＣＴＩ：　　ＩＯＢＭ
機能ニ機能ニスクラッチパージスタの内容及びデータ母
線を減算する。結果を第２のレジスタに記憶する。

ＯＰ：　　４２ｚｙ　　　　　　Ａｚ’＝　Ａｔ　−Ｔ
Ｒ４３ｚｙ　　　　　　Ｂｚ　＝　Ａｙ　−ＴＲ４Ｂｚ
ｙ　　　　　　Ａｚ　＝　ＴＲ−Ａ２７ｚｙｘ　　　　
　Ｂｚ　＝　Ｂｙ　−１４Ａｚｙ　　　　　　Ａｚ　＝
　Ｂｙ　−ＴＲ４Ｂｚｙ　　　　　　Ｂｚ　＝　Ｂｙ　
−ＴＲ４Ｅｚｙ　　　　　　Ａｚ　＝　ＴＲ−Ｂｙ４Ｆ
ｚｙ　　　　　　Ｂｚ　＝　ＴＲ−ＢｙＬ／Ａ　：算術
Ｓｔ：　　ＺＣＶ　　ＣＴＩ：機能ニスクラッチパー、
ド拳レジスタ及び一時レジスタの内容を減算する。結果
を第２のレジスタに記憶する。

【図面の簡単な説明】

第１Ａ図〜第１Ｂ図はこの発明の高速プロセ９すを用い
た計算システムのブロック図、第２Ａ図〜第２Ｂ図はこ
の発明の高速プロセー、すのブロック図、第３図は命令
の実行を例示する波形図、第４Ａ図〜第４Ｂ図は第２Ａ
図〜第２Ｂ図のプログラム会カウンタのブロック図、第
５Ａ図〜第５Ｂ図は第２Ａ図〜第２Ｂ図に示したレジス
タのブロック図、第６Ａ図〜第６Ｂ図は第２Ａ図〜第２
Ｂ図のスクラッチパッド・メモリのアドレス選択器のブ
ロック図、第７Ａ図〜第７Ｂ図は第２Ａ図〜第２Ｂ図の
オペランド選択器のブロック図、第８Ａ図〜第８Ｂ図は
第２Ａ図〜第２Ｂ図の算術論理装置のブロー、り図、第
９Ａ図〜第９Ｂ図は第２Ａ図〜第２Ｂ図の乗算／除算論
理回路のブロック図、第１０図は第２Ａ図〜第２Ｂ図の
メモリ拳アドレス・レジスタのブロック図、第１１図は
第２Ａ図〜第２Ｂ図の命令デコード論理回路の２つ部分
のブロック図、第１２図は第２Ａ図〜第２Ｂ図のピコシ
ーケンサ論理回路の状態図、第１３図はこの発明の乗算
／除算回路の乗算を示す流れ図、第１４図はこの発明の
乗算の論理プロｉり図、第１５図はこの発明の乗除算器
の乗算／除算を示す流れ図、第１６図はこの発明の乗算
／加算を示す論理ブロック図、第１７図はこの発明の除
算を示す流れ図、第１８図はこの発明の除算を示す論理
ブロック図である。 特許出願人　テキサスインスッルメンツインコーポレイ
テッド 図面の浄書（内容に変更なし） ぽ Ｆｌ’ｇ、／８ Ｆｔ’ｇ、／／ Ｆｔ’ｇ、／６Ｂ Ｆｔ’ｇ、／７ 手続補正書（方式） 昭和６０年７月／ｌ＞日

Claims (4)

【特許請求の範囲】
1. （１）高速プロセッサ用乗除算器に於て、符号つき又は
   符号なし動作を検出する符号つき検出手段と、乗算を行
   なう手段と、 乗算及び加算を行なう手段と、 除算を行なう手段と、 乗算／除算論理回路に２つの引数を加える手段と、前記
   引数を乗算するか、乗算及び加算するか、或いは除算す
   るかを決定する手段と、 を有する乗除算器。
2. （２）特許請求の範囲（１）に記載した乗除算器に於て
   、乗算を行なう手段が、前記乗除算器に加えられた引数
   の内の１つにブース・アルゴリズムを実施するブース・
   アルゴリズム方法で構成されている乗除算器。
3. （３）特許請求の範囲（２）に記載した乗除算器に於て
   、乗算及び加算が、剰余ビットを下位項に設定すること
   、並びに前記ブース・アルゴリズムにもう１回の加算の
   繰返しを行なう手段を含んでいる乗除算器。
4. （４）特許請求の範囲（１）又は（２）に記載した乗除
   算器に於て、除算を行なう手段が復元形除算を実施する
   復元手段を有する乗除算器。