JPS6124729B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はFORTRAN，COBOL等の高級言語ス
テートメントを、又はそれに近い高度な機械語命
令を、効率良く処理するデータ処理装置に係る。
更に詳細には、高級言語のステートメントのよう
な高度な機械語命令を並列または同時すなわちパ
イプライン形式〔例えば米国雑誌「コンピユー
タ・サーベイ」1977年３月号VOL.9.No.１の61ペ
ージ〜102ページの“パイプラインアーキテクチ
ヤ（Comouting Surveys，VoL.9.No.1March1977
“Pipeline Architecture”）に詳細に述べられて
いる〕で並列に処理する際に、データの取り込み
とデータのタイプ変換を高度に、かつ効率良く行
なうプロセツサを含む複数プロセツサ構成の処理
装置に関するものである。 従来、高級言語で書かれたプログラムはコンパ
イラにより、計算機が理解できる機械言語命令列
へ変換し、それを実行することにより処理され
た。一方、高級言語プログラムの高速実行、およ
びソフトウエアをフアームウエア／ハードウエア
により実現することの要請、等の理由により、高
級言語で書かれたプログラムを直接実行する計算
機（通常高級言語計算機といわれている）が出現
しつつある。このような計算機ではソース・プロ
グラム上で利用可能な多くのすべてのデータを内
部で直接処理しなければならない。例えば、 COBOLプログラムでは第１図ａで示されるよう
に、２種類の二進数と６種類の十進数のデータタ
イプを持つ８種類のデータ構成を使用することが
できる。即ち、２進数はいずれも２の補数形式で
表現された、16ビツト長の短精度二進数（COMP
−１）と32ビツト長の長精度二進数（COMP−
２）である。又、十進数としては８ビツト長デー
タ部に２個の十進数（第１図ａのＤで表現され、
４ビツト長十進数０から９と４ビツトの符号S₁で
構成される）を含んだパツク十進数（COMP−
３）、８ビツト長データ部に１個の十進数（第１
図ａのＤで表現される）と１個の４ビツト二進数
“1111”を値にもつゾーン（第１図ａのＺ）を含
んだ重ね符号ゾーン十進数（DISPLAY−１）、重
ね符号ゾーン十進数と同じ構成で符号が除去され
た符号無しゾーン十進数（DISPLAY−２）、重ね
符号ゾーン十進数と同じ構成で符号がデータの先
頭に備えられた前置重ね符号ゾーン十進数
（DISPLAY−３）、８ビツト長の符号（第１図ａ
のS₂で表現されている）をデータの後頭部に備え
られた後置分離符号ゾーン十進数（DISPLAY−
４）と８ビツト長の符号をデータの先頭部に備え
られた前置分離符号ゾーン十進数（DISPLAY−
５）が例である。そして、これらのデータに関す
るいかなる組み合せのデータ処理も可能である。
この時、これらの許されるすべてのデータの組み
合せのデータ処理を行なう機能を逐一備えること
は計算機のフアームウエア／ハードウエア構成を
複雑にして現実的ではない。 本発明の目的はこのようなデータ処理を効率良
く実現するもので、ソース・プログラム上で許さ
れる多種類のデータを、すぐ実行できる少数の内
部データ形式へ変換する専用プロセツサを備える
ことにより達成した高級言語プログラム処理装置
を提供することにある。 即ち、本発明は命令の取出しとオペランドのア
ドレス展開を行ない、命令コード、オペランド属
性を規定するオペランド記述子を生成して第２の
プロセツサへ送る第１のプロセツサ、該第１のプ
ロセツサから送られる該命令コードと該オペラン
ド記述子を用いて、オペランド用データを取り込
み、多種類のデータを少数のデータ形式の内部デ
ータへ変換して、該命令コード、該オペランド記
述子と共に第３プロセツサへ送出する第２のプロ
セツサ、該第２のプロセツサから送られる該命令
コード、該オペランド記述子と該内部データを用
いて命令の実行を行なう第３のプロセツサ、該命
令とオペランド用データを貯える主記憶装置とを
具備し、高級言語処理プログラムをパイプライン
形式で並列に実行する高級言語プログラム処理装
置である。 本発明により、高級言語プログラムを直接実行
する時、多くの形式のデータに対する演算処理を
効率良く行なう装置を提供することができる。 又、本発明により、高級言語プログラムを直接
実行する時、データの取込と高度なデータ変換と
を行なう専用プロセツサを含む複数プロセツサ構
成のデータ処理装置を提供することができる。 更に、本発明により、高級言語プログラムで許
される多くの形式のデータを取り込み、ハードウ
エアでも容易に扱うことができ、且つ実行可能な
少数の内部データ形式のデータへ変換する専用プ
ロセツサを提供することができる。 まず、本発明の主要処理であるデータのタイプ
変換を明らかにするため、高級言語のソースプロ
グラム上のデータ形式と内部でのデータ形式につ
いて述べる。 第１図ａはソースプログラム上で利用可能なデ
ータタイプとそのデータ構成の一例を示す。すで
に述べたように、２種類の二進数、１種類のパツ
ク十進数、５種類のゾーン十進数から成り、
COMP−１から３とDISPLAY−１は汎用計算器
において利用可能なデータと同一である。又、
DISPLAY−２から５はCOBOLプログラム特有
のデータ形式である。 一方、COBOLユーザーは上記８つのデータタ
イプすべての組み合せに関する演算処理を規定で
きるが、これらのデータタイプを受け入れて、す
べての組み合せの演算処理を行なうフアームウエ
ア／ハードウエアを直接作ることは困難である。
このため、本発明のように、前もつて、第１図ｂ
に示す少数のデータタイプへ変換しておき、直接
演算処理されるデータタイプの組し合せを減らす
ように、考慮する。 第１図ｂは本発明を用いた高級言語プログラム
処理装置を構成する専用プロセツサで変換されて
生成された内部データタイプとデータ構成を示
し、32ビツト長の符号つき二進数（BINARY）、
符号なしパツク十進数（PACK）符号なしゾーン
十進数（ZONE）のいずれか変換される。第１図
ｂにおいて、Ｓは１ビツトの二進数符号、Ｄは４
ビツト長の０から９の十進数、Ｚは４ビツト長の
二進数”1111”を値とするゾーンを示す。 尚、ソースプログラム上のデータ形式と内部の
データ形式間の変換方法はデータの取込みと変換
を行なう専用プロセツサの説明で詳細に述べる。 次に本発明について、実施例を用いて詳細に説
明する。 第２図は本発明の高級言語プログラム処理装置
の一実施例を示すブロツク図である。次に実行す
べき命令コードをアドレスカウンタ出力信号線９
に出力されたアドレス信号により信号線１０を介
して取り出しを行ないオペランドのアドレス展開
を行ない、命令コード、データタイプ等のオペラ
ンド属性を規定するオペランド記述子を信号線５
を介して第２のプロセツサ２へ送る第１のプロセ
ツサ１、該命令コードとオペランド記述子を用い
て、読み出しアドレス信号線７に出力されたアド
レス信号によりオペランド用データを信号線８を
介して主記憶装置４から取り込み、データのタイ
プ変換を行なつて変換されたデータタイプのオペ
ランド用データを信号線６を介して第３のプロセ
ツサ３へ送る第２のプロセツサ２、該変換された
オペランド用データを用いて、該命令コードで規
定される処理を行ない、アドレス信号線１２に出
力されるアドレス信号により処理結果を信号線１
１を介して主記憶装置４へ貯える第３のプロセツ
サ３、および該命令、オペランド用データ等を貯
える主記憶装置４から構成される。 第３図はCOBOLのステートメントADDA
（Ｉ）TO Ｂに対応して、本高級言語プログラム
処理装置で実行される命令の形式を示す。第３図
で示されるように、第１オペランドあるＡは一次
元の表で、COBOLの指標名Ｉにより修飾されて
表の１つの要素が選択される。又、第２オペラン
ドであるＢは通常のデータである。本命令は汎用
計算機と同様に、命令コードADD、オペラン
ド・シラブルＡ、オペランド・シラブルＩ、およ
びオペランド・シラブルＢを規定する４つのフイ
ールドから構成される。さらに、名オペランド・
シラブルはデータタイプ、次元数、データ長、小
数点位置、および主記憶位置等により詳細に規定
される。例えば、オペランド・シラブルＡは
各々、COMP−１、１次元、16ビツト長、小数点
位置Ｏ、主記憶位置LOC₁であることが第３図で
示されてる。尚、指標名ＩはCOBOLプログラム
特有の表操作用データで、表の最大要素数Ｌ、１
つの要素の大きさＳ、表の番号ｉ、および番号に
対応する要素の相対番地〔（ｉ−１）＊Ｓ〕とか
ら構成される。そして、この利用目的は以下で説
明される。 次に、命令の取り込みとオペランドのアドレス
展開を行なうプロセツサ１について述べる。 プロセツサ１は通常の演算制御装置で実現さ
れ、本発明の特徴となる部分でない故、第３図の
命令を実現するのに必要なハードウエア構成につ
いて示す。 第４図はプロセツサ１を実現する一例を示すブ
ロツク図であり、マイクロプログラム制御の演算
制御装置である。プロセツサ１は次に実行すべき
命令の主記憶位置情報を保存するプログラム・カ
ウンタ１０１、命令コードを保存するレジスタ１
０２、オペランド・シラブルを一時保存するレジ
スタ１０３と１０４、生成されたオペランド記述
子（デイスクリプタ）を保存するデイスクリプタ
レジスタ１０５、二進加算器１０６、およびマイ
クロプログラムメモリを含む制御回路１０７から
構成される。プログラム・カウンタ１０１、レジ
スタ１０２から１０５は市販の良く知られたＤ型
フリツプフロツプを用いて、又、二進加算器１０
６は同様に市販の４ビツト長算術論理素子を用い
て容易に実現される。さらに、制御回路１０７は
市販の半導体メモリとゲート回路を用いて実現さ
れる。 次に第２図で示すブロツク図において、プロセ
ツサ１が第３図で示す命令を実行する時の動作に
ついて述べる。 プロセツサ１はプログラム・カウンタ１０１が
示す主記憶アドレスを信号線９を介して主記憶装
置４へ送り、信号線１０を介して命令コード
ADDをレジスタ１０２へ取り込む。そして、信
号線５を介して、プロセツサ２へ送る。つづいて
同様に、オペランド・シラブルＡをレジスタ１０
３に取り出し、オペランド・シラブルＡが１次元
の表であることを判定して、後続するオペラン
ド・シラブルＩをレジスタ１０４に取り込む。オ
ペランド・シラブルＩが指標名であることから、
主記憶アドレスLOC₂を信号線１１０を介して主
記憶装置４へ送り、指標データをレジスタ１０４
へ取り込む。そして、指標データの（ｉ−１）＊
Ｓの部分を信号線１１１を介して、オペランド・
シラブルＡの主記憶アドレスLOC₁を信号線１１
２を介して二進加算器１０６へ入力して加算す
る。その結果、表Ａの１つの要素の主記憶位置
L₁が求められ、信号線１１３を介してデイスク
リプタレジスタ１０５にセツトされる。又、レジ
スタ１０３のオペランド・シラブルＡを規定する
フイールドから、データタイプCOMP−１、デー
タ長１６と小数点位置０がレジスタ１０５に取り
出され、データＩを規定するのに必要なオペラン
ド記述子がレジスタ１０５に作成される。そし
て、信号線５を介して、レジスタ１０５のオペラ
ンド記述子はプロセツサ２へ送られる。 つづいてオペランドＡと同様にオペランドＢに
対応するオペランド・シラブルＢを取り込み、オ
ペランドＢを規定するデイスククリプタを生成し
て、プロセツサ２へ送出する。以上の処理によ
り、プロセツサ１は命令コードADD、２つのデ
イスククリプタを信号線５を介して、プロセツサ
２へ送ることにより、本命令に対する処理を完了
する。尚、プロセツサ１での以上の処理は第４図
の制御回路１０７から出される制御信号群１１４
により制御されるが、通常のマイクロプログラム
で実現できるので詳細は省略する。 第５図はオペランドAI，Ｂを規定する前述の
プロセツサ１で作られたデイスクリプタの形式を
示し、データタイプ、データ長、小数点位置およ
び主記憶位置を規定するフイールドで構成され
る。第５図ａはオペランドAI、第５図ｂはオペ
ランドＢを規定するデイスクリプタを示す。 次に、本発明の中核となるプロセツサ２につい
て述べる。 第６図はプロセツサ２を詳細に示したブロツク
図である。 命令コードを貯える命令コードレジスタ２０
１、２つのオペランド用デイスクリプタを保存す
るデイスクリプタレジスタ２０２と２０３、デー
タ・タイプ変換規則生成手段２０４、マイクロプ
ログラム保存用メモリ２０５、マイクロプログラ
ム・メモリ２０５から読み出されたマイクロ命令
を保存するマイクロ命令レジスタ２０６、マイク
ロプログラム・メモリ用アドレスを保存するアド
レス・レジスタ２０７、主記憶装置４から読し出
したデータを一時保存するレジスタ２０８、およ
びレジスタ２０８に保存されているデータの形式
を変換する変換手段２０９から構成される。 レジスタ２０１は市販のＤ型フリツプフロツプ
で構成され、８ビツト長の命令コードとして、第
３図の場合にはADDコードを蓄積する。レジス
タ２０２および２０３はレジスタ２０１と同様に
市販ICで構成され、第５図ａで示される第１オ
ペランドAI用デイスタリプタはレジスタ２０２
を通過してレジスタ２０３に蓄積される。また、
第５図ｂで示される第２オペランドＢ用デイスク
リプタ レジスタ２０２に蓄積される。 変換規則生成手段２０４は例えば市販の読み出
し専用メモリRCMで作られる。そして命令レジ
スタ２０１から信号線２１１を介して送られる命
令コード、第１デイスクリプタレジスタ２０３か
ら信号線２１３を介して送られる第１オペランド
のデータ・タイプ（第３図の例では２進数COMP
−１であることが示されている）、第２デイスク
リプタレジスタ２０２から信号線２１２を介して
送られる第２オペランドのデータ・タイプ（第３
図の例では表示用十進数DISPLAY−１であるこ
とが示されている）を入力して、第１オペランド
を変換すべきデータ、タイプとこのデータ・タイ
プへ変換するマイクロ・ルーチンの先頭番地を生
成する。 第１表はこの変換規則生成手段２０４に蓄積さ
れる変換規則を示し、第１表ａは加算命令、又第
１表ｂは移送命令に関するものである。

【表】

【表】

【表】 第１表ａの変換規則で明らかなように、二進数
同志の時はBINARYへ、二進数同志以外はすべて
PACKへ変換される。すなわち、プロセツサ３で
は加算処理は二進加算とPACK十進加算だけを行
なう機能だけを持てばよいことが明らかになる。
又、第１表ｂで示されるように、移送命令では第
１表オペランドは移送処理の受手になる第２オペ
ランドのデータ形式へ合わされる。 尚、変換規則生成手段２０４は第１表に従つ
て、例えば市販の書き込み専用メモリで容易に実
現できるので、詳細は省略する。 マイクロプログラム保存用メモリ２０５は市販
の半導体メモリで構成され、変換規則生成手段２
０４から送られるデータタイプ変換処理マイクロ
ルーチン開始アドレスレジスタ２０７へセツトさ
れることにより、該当する変換処理が開始され
る。変換処理を行なうマイクロルーチンを構成す
るマイクロ命令は逐次マイクロ命令レジスタ２０
６へ読み出され、変換処理を制御する。データレ
ジスタ２０８は主記憶装置４から読み込んだデー
タを一時貯えるレジスタで、３つのレジスタ２０
６から２０８は市販のＤ型フリツプフロツプで容
易に実現される。変換手段２０９は主として通常
の二進加算器およびパツク十進加算器で構成され
る。そして、二進データ、パツク十進データ、ゾ
ーン十進データ間のデータタイプ変換処理はこの
変換手段２０９を用いて、マイクロプログラム用
メモリ２０５中のマイクロルーチンの制御により
実現される。このデータタイプ変換処理は汎用計
算機で行なわれている通常良く知られた方式を用
いて実現できるので、詳細は省略する。 次に、第６図を用いて、第３図の命令がプロセ
ツサ２で処理される動作を詳細に述べる。 まず、命令コードADDは命令コードレジスタ
２０１、第５図ａで示される第１オペランドＡに
関するデイスクリプタはレジスタ２０３、第４図
ｂで示される第２オペランドＢに関するデイスク
リプタはレジスタ２０２に取り込まれる。次に、
第１表ａで決定された、第１オペランドＡが変換
されるべきデータ・タイプであるPACK信号が変
換規則生成手段２０４から、信号線２１４を介し
て取り出されレジスタ２０３にセツトされる。
又、二進データをパツク十進データへ変換する処
理ルーチン開始アドレスが信号線２１５を介して
取り出され、レジスタ２０７にセツトされる。こ
の変換処理ルーチンはレジスタ２０３中のアドレ
スL₁を信号線７を介して主記憶装置４へ送り、
オペランドＡに対応する二進データを信号線８を
介して、レジスタ２０８へ取り込む。つづいて変
換手段２０９を用いて、パツク十進へ変換し、変
換結果を信号線６を介してプロセツサ３の高速一
時メモリ（記憶位置_１で示される）へ送る。さ
らに、レジスタ２０３中のオペランドＡに関する
デイスクリプタは第７図ａで示されるように、変
換されたデータタイプPACK、データ長５、小数
点位置Ｏ変換後のデータ特性Ｃ（変換途中で生成
されるもので、例えばこのデータが０であつたか
否かを示す情報、正負を示す符号等）、および記
憶された高速一時メモリの記憶位置_１を付加し
て、信号線６を介してプロセツサ３へ送る。 次に、プロセツサＢのデータタイプ変換を行な
うために、まずレジスタ２０２と２０３の内容を
交換する。オペランドの時と同様に、変換規則生
成手段２０４から、変換すべきデータタイプ
PACKと変換処理ルーチン開始アドレスを取り出
し、レジスタ２０３と２０７にセツトされる。こ
れにより、DISPLY−１データをPACKデータへ
変換するマイクロ・ルーチンが開始する。
DISPLAY−１データの主記憶位置L₂をアドレス
として信号線を介して主記憶装置４へ送り、信号
線８からデータを４バイトずつ取り込み、変換手
段２０９を介して逐次PACK形式へ変換してプロ
セツサ３へ送る。つづいて、第７図ｂで示される
オペランドＢ用のデイスクリプタは信号線６を介
してプロセツサ３へ送られる。 これらの処理により、本命令に対するプロセツ
サ２の動作は終了する。この結果、オペランドＡ
およびＢは共に同一データタイプであるPACK形
式へ変換されてプロセツサ３へ送られる。 次にプロセツサ３について述べる。プロセツサ
３はプロセツサ１と同様に、通常のマイクロプロ
グラム制御装置で実現される。 第８図は第３図の命令を実行するために必要な
部分を中心としたプロセツサ３のブロツク図を示
し、命令コードを保存するレジスタ３０１、オペ
ランドＡのデイスクリプタを保存するデイスクリ
プタレジスタ３０２、オペランドＢのデイスクリ
プタを保存するデイスクリプタレジスタ３０３、
前記プロセツサ２で変換されて送られたデータを
保存する一時高速メモリ３０４、パツク十進加算
器３０５、十進データをPACK形式からZONE形
式へ変換する変換器３０６、および制御回路３０
７とから構成される。３つのレジスタ３０１から
３０３は市販のＤ型フリツプフロツプを用いて、
一時高速メモリ３０４は市販の半導体メモリを用
いて、パツク十進加算器３０５は市販の二進算術
論理素子と通常のゲート回路を用いて作られる二
進十進変換回路を用いて実現される。又、変換器
３０６は市販のゲート素子を用いた選択回路によ
り、制御回路３０７は市販の半導体メモリを用い
たマイクロプログラムメモリとゲート回路を用い
て、容易に実現することができる。 次に第８図を用いて、第３図の加算命令がプロ
セツサ３で実行される動作について説明する。 信号線６を介してプロセツサ２から送られる命
令コードADDをレジスタ３０１に、オペランド
Ａ用デイスクリプタをレジスタ３０２に、PACK
形式に変換されたオペランドＡ用データを一時高
速メモリ３０４の記憶位置_１に、オペランドＢ
用デイスクリプタをレジスタ３０３に、PACK形
式に変換されたオペランドＢ用データを一時高速
メモリ３０４の記憶位置_２に受け取る。次に、
一時高速メモリ３０４に蓄積されたオペランドＡ
およびＢのPACK形式十進データを取り出し、信
号線３１１と３１２を介して加算器３０５へ入力
する。そして、データ特性C₁，C₂に従つて処理
された加算結果のPACK形式十進数を変換器３０
６でZONE形式十進数へ変換し、４ビツト符号を
付加して、オペランドＢのソースプログラム上の
データタイプであるDISPLAY1へ変換する。そし
て、信号線１２を介して送る主記憶アドレスL₃
に、前記変換されたデータを信号線１１を介し
て、主記憶装置４へ書き込む。以上の処理によ
り、第３図で示す命令の動作を終了する。尚、こ
れらの処理は制御回路３０７から出される制御信
号により構成されるが、通常のマイクロプログラ
ム制御で容易に実現できるので詳細は省略する。 以上、本発明を用いた高級言語プログラム処理
装置について詳細に述べたが、本発明の一実施例
に過ぎない。 本実施例では、１つの命令が３つのプロセツサ
で分割処理されるが、これ以下又はこれ以上の数
に分割したプロセツサ構成であつてもよい。 本実施例でのデータ形式は８種類であるが、こ
れ以外のデータ形式であつてもよい。 本実施例でのデータタイプ変換手段はROM以
外に、随時変更できる形式であつてよい。 本実施例を構成する各プロセツサはマイクロプ
ログラム制御であるが、配線論理制御であつても
よい。 本実施例での変換規則生成手段は変換すべきデ
ータ形式と変換処理ルーチン開始アドレスから構
成されるが、これ以外の情報を含む方式であつて
もよい。 本実施例のデイスクリプタは単なる一例で、こ
れ以外に他の情報を含む形式であつてもよい。

【図面の簡単な説明】

第１図ａおよび第１図ｂはソースプログラムお
よび内部で処理されるデータの構成図、第２図は
本発明の一実施例を示すブロツク図、第３図は本
実施例で用いられる命令の形式図、第４図は命令
取出しプロセツサ１を詳細に示したブロツク図、
第５図はプロセツサ１が生成するデイスクリプタ
の形式図、第６図はオペランド取出しプロセツサ
２を詳細に示したブロツク図、第７図はプロセツ
サ２が生成するデイスクリプタの形式図、第８図
は命令実行プロセツサ３を詳細に示したブロツク
図である。 図において、参照数字１は命令取出プロセツ
サ、２はオペランド取出しプロセツサ、３は命令
実行プロセツサ、４は主記憶装置、１０１はプロ
グラム・カウンタ、１０２は命令コードレジス
タ、１０３はオペランド・シラブルレジスタ、１
０４はオペランド・シラブルレジスタ、１０５は
デイスクリプタレジスタ、１０６は二進加算器、
１０６は制御回路、２０１は命令コードレジス
タ、２０２および２０３はデイスクリプタレジス
タ、２０４は変換規則生成手段、２０５はマイク
ロプログラム保存メモリ、２０６はマイクロ命令
レジスタ、２０７はアドレスレジスタ、２０８は
データレジスタ、２０９は変換手段、３０１は命
令コードレジスタ、３０２と３０３はデイスクリ
プタレジスタ、３０４は一時高速メモリ、３０５
はパツク十進加算器、３０６は変換器、３０７は
制御回路である。

Claims (1)

【特許請求の範囲】
1. １ 命令の取出しとオペランドのアドレス展開を
   行ない、命令コード、オペランド属性を規定する
   オペランド記述子を生成する第１のプロセツサ
   と、該第１のプロセツサから送られる該命令コー
   ドと該オペランド記述子を用いて、オペランド用
   データを取込んで少数のデータ形式の内部データ
   へ変換し、該命令コード、該オペランド記述子と
   共に送出する第２のプロセツサと、該第２のプロ
   セツサから送られる該命令コード、該オペランド
   記述子と該内部データを用いて命令の実行を行な
   う第３のプロセツサと、該命令とオペランド用デ
   ータを貯える主記憶装置とを具備し、高級言語処
   理プログラムをパイプライン形式で並列に実行す
   ることを特徴とする高級言語プログラム処理装
   置。