JP2764947B2 - 命令制御方式 - Google Patents
命令制御方式Info
- Publication number
- JP2764947B2 JP2764947B2 JP63255798A JP25579888A JP2764947B2 JP 2764947 B2 JP2764947 B2 JP 2764947B2 JP 63255798 A JP63255798 A JP 63255798A JP 25579888 A JP25579888 A JP 25579888A JP 2764947 B2 JP2764947 B2 JP 2764947B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- adder
- bytes
- ibf0
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Advance Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パイプライン処理型電子計算機の命令制御
方式に関し、特に、インストラクションレジスタに必要
とする命令長分全てが揃いきらなかった場合の命令処理
の高速化に関する。
方式に関し、特に、インストラクションレジスタに必要
とする命令長分全てが揃いきらなかった場合の命令処理
の高速化に関する。
従来、この種のパイプライン処理型電子計算機の命令
制御方式は、インストラクションバッファからインスト
ラクションレジスタへ必要とする命令長分が全てが揃い
きってから送り出し、命令を実行させることとしてい
た。
制御方式は、インストラクションバッファからインスト
ラクションレジスタへ必要とする命令長分が全てが揃い
きってから送り出し、命令を実行させることとしてい
た。
〔発明が解決しようとする課題〕 上述した従来の命令制御方式は、インストラクション
バッファからインストラクションレジスタに必要とする
命令長分が全てが揃いきってから命令を送り出し、命令
を実行させることになっているので、インストラクショ
ンバッファ内に実行しようとする命令の命令長分の全て
が揃っていないと、命令の実行が待たされるという欠点
がある。
バッファからインストラクションレジスタに必要とする
命令長分が全てが揃いきってから命令を送り出し、命令
を実行させることになっているので、インストラクショ
ンバッファ内に実行しようとする命令の命令長分の全て
が揃っていないと、命令の実行が待たされるという欠点
がある。
本発明による命令制御方式は、加算器で必要バイト数
を計数していくことにより、インストラクションレジス
タにオペレーションを規定するフィールドが揃った段階
で命令の実行を開始させる手段と、インストラクション
レジスタに命令のどの部分までが揃っていて命令の実行
が開始されたのかを示す手段と、該不足している命令の
部分を加算器からのキャリーアウトにより命令の実行時
に必要となった段階で、必要となった場所に供給する手
段とを有している。
を計数していくことにより、インストラクションレジス
タにオペレーションを規定するフィールドが揃った段階
で命令の実行を開始させる手段と、インストラクション
レジスタに命令のどの部分までが揃っていて命令の実行
が開始されたのかを示す手段と、該不足している命令の
部分を加算器からのキャリーアウトにより命令の実行時
に必要となった段階で、必要となった場所に供給する手
段とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例による命令制御方式が適用
されるパイプライン処理型電子計算機の構成を示すブロ
ック図である。本実施例で扱うインストラクションセッ
トを第２図に示す。尚、第２図において、「Ｌ」はオペ
ランド長を意味し、転送命令であれば、転送長を示す。
記憶装置とインストラクションバッファ（IBF）間での
データ転送幅は８バイトであり、命令は２バイト境界に
整列されているとする。説明の簡易化の為に、本実施例
では、IBF0は８バイトのレジスタ１個とする。
されるパイプライン処理型電子計算機の構成を示すブロ
ック図である。本実施例で扱うインストラクションセッ
トを第２図に示す。尚、第２図において、「Ｌ」はオペ
ランド長を意味し、転送命令であれば、転送長を示す。
記憶装置とインストラクションバッファ（IBF）間での
データ転送幅は８バイトであり、命令は２バイト境界に
整列されているとする。説明の簡易化の為に、本実施例
では、IBF0は８バイトのレジスタ１個とする。
IBF0にデータがセットされている時に、レジスタ16
は、命令がIBF0のどのバイトから始まるのかを示してい
る。つまり、レジスタ16は、IBF0を２バイトごとに分割
した場合の命令のオペレーションコード（以下、OPcod
e）から始まる２バイトを選択回路100を通して選択し、
続く２バイトを選択回路101を通して選択する。選択回
路100の出力の前半１バイトにはOPcodeが含まれている
ことにより、該OPcode部分を信号線211を通して命令語
長判別回路401に入力させ、命令語長を判断し、信号線2
12を通して加算器400に命令語長を入力させ、レジスタ1
6の値と加算する。加算器400の出力はレジスタ16に入力
させ、次の命令のIBF0における開始位置を示すことにさ
せる。
は、命令がIBF0のどのバイトから始まるのかを示してい
る。つまり、レジスタ16は、IBF0を２バイトごとに分割
した場合の命令のオペレーションコード（以下、OPcod
e）から始まる２バイトを選択回路100を通して選択し、
続く２バイトを選択回路101を通して選択する。選択回
路100の出力の前半１バイトにはOPcodeが含まれている
ことにより、該OPcode部分を信号線211を通して命令語
長判別回路401に入力させ、命令語長を判断し、信号線2
12を通して加算器400に命令語長を入力させ、レジスタ1
6の値と加算する。加算器400の出力はレジスタ16に入力
させ、次の命令のIBF0における開始位置を示すことにさ
せる。
３ビット加算器400の加算において、最上位桁からキ
ャリーアウトが生じ、かつ加算器400の出力が（000）２
でない場合は、IBF0の中に命令語すべてが揃いきってい
なかったことになり、記憶装置からIBF0に次の８バイト
を取り込むことにすると供に、加算器400からのキャリ
ーアウト信号213によって命令語が揃いきらずに命令を
開始させたというフラグ17を立てる。
ャリーアウトが生じ、かつ加算器400の出力が（000）２
でない場合は、IBF0の中に命令語すべてが揃いきってい
なかったことになり、記憶装置からIBF0に次の８バイト
を取り込むことにすると供に、加算器400からのキャリ
ーアウト信号213によって命令語が揃いきらずに命令を
開始させたというフラグ17を立てる。
４バイト命令の実行を例にとって説明する。命令語が
すべて揃いきる場合は、OPcodeとアドレス計算の為に必
要なレジスタのレジスタ番号を示しているフィールド
を、選択回路100より、またアドレス計算で変位として
必要なフィールドを、選択回路101より得られ、それぞ
れレジスタ１、レジスタ2,3,4にセットする。次のサイ
クルでレジスタ２で、アドレス計算の為に必要なベース
レジスタを選択し、レジスタ３でインディクスレジスタ
を選択し、レジスタ17の指示によりアドレス計算の為に
必要な変位をレジスタ４より入力させ、それぞれレジス
タ7,8,9にセットする。
すべて揃いきる場合は、OPcodeとアドレス計算の為に必
要なレジスタのレジスタ番号を示しているフィールド
を、選択回路100より、またアドレス計算で変位として
必要なフィールドを、選択回路101より得られ、それぞ
れレジスタ１、レジスタ2,3,4にセットする。次のサイ
クルでレジスタ２で、アドレス計算の為に必要なベース
レジスタを選択し、レジスタ３でインディクスレジスタ
を選択し、レジスタ17の指示によりアドレス計算の為に
必要な変位をレジスタ４より入力させ、それぞれレジス
タ7,8,9にセットする。
アドレスアダー402はレジスタ7,8,9のデータを入力元
として、アドレス計算を実行する。
として、アドレス計算を実行する。
命令語がすべて揃い切らず、前半２バイト分しか揃わ
なかった場合は、OPcodeとアドレス計算の為に必要なレ
ジスタのレジスタ番号を示しているフィールドが選択回
路100より得られ、それぞれレジスタ1,2,3にセットす
る。変位部分はまだIBF0内に存在していない為、レジス
タ４にはデータをセットする事ができない。また、IBF0
に関しては、IBF0の中に命令が揃い切っていなかった
為、キャリーアウト信号213の指示により記憶装置から
次の８バイトをロードしてくる。次のサイクルでは、命
令語全てが揃いきってはいないが、レジスタ２でアドレ
ス計算の為に必要なベースレジスタを選択し、レジスタ
３でインディクスレジスタを選択し、レジスタ7,8に入
力させる。変位部に関しては、記憶装置からIBF0に新し
いデータをロードしてきたことにより、IBF0の最左端２
バイトに存在している事になる。
なかった場合は、OPcodeとアドレス計算の為に必要なレ
ジスタのレジスタ番号を示しているフィールドが選択回
路100より得られ、それぞれレジスタ1,2,3にセットす
る。変位部分はまだIBF0内に存在していない為、レジス
タ４にはデータをセットする事ができない。また、IBF0
に関しては、IBF0の中に命令が揃い切っていなかった
為、キャリーアウト信号213の指示により記憶装置から
次の８バイトをロードしてくる。次のサイクルでは、命
令語全てが揃いきってはいないが、レジスタ２でアドレ
ス計算の為に必要なベースレジスタを選択し、レジスタ
３でインディクスレジスタを選択し、レジスタ7,8に入
力させる。変位部に関しては、記憶装置からIBF0に新し
いデータをロードしてきたことにより、IBF0の最左端２
バイトに存在している事になる。
この為、フラグ17の指示により、アドレス計算の為の
変位を保持するレジスタ９には、IBF0の最左端２バイト
の中の該当するフィールドを直接入力させることにな
る。
変位を保持するレジスタ９には、IBF0の最左端２バイト
の中の該当するフィールドを直接入力させることにな
る。
アドレスアダー402は、レジスタ7,8,9のデータを入力
元として、アドレス計算を実行する。
元として、アドレス計算を実行する。
６バイト命令の場合は、基本的に、OPcodeより６バイ
ト命令だと判断したならば、IBF0より先ず命令語の前半
４バイト分、つまり第２オペランドのアドレス計算を行
ない、次に後半２バイト分、つまり第１オペランドのア
ドレス計算を行なうこととする。
ト命令だと判断したならば、IBF0より先ず命令語の前半
４バイト分、つまり第２オペランドのアドレス計算を行
ない、次に後半２バイト分、つまり第１オペランドのア
ドレス計算を行なうこととする。
６バイト命令の中で、２バイトしかIBF0に揃ってなか
った場合は、OPcode部分はレジスタ１に、アドレス計算
の為に必要なベースレジスタのレジスタ番号を示してい
るフィールドはレジスタ２に、アドレス計算の為に必要
な変位部の上位４ビットは信号線203を通してレジスタ
４に、選択回路100より出力される。同時に、命令語が
揃いきらなかった為、キャリーアウト信号213の指示に
よりIBF0に記憶装置から次の８バイトを入力させる。
った場合は、OPcode部分はレジスタ１に、アドレス計算
の為に必要なベースレジスタのレジスタ番号を示してい
るフィールドはレジスタ２に、アドレス計算の為に必要
な変位部の上位４ビットは信号線203を通してレジスタ
４に、選択回路100より出力される。同時に、命令語が
揃いきらなかった為、キャリーアウト信号213の指示に
よりIBF0に記憶装置から次の８バイトを入力させる。
次のサイクルでは、レジスタ２よりアドレス計算の為
に必要なベースレジスタを選択し、レジスタ７へ入力さ
せ、アドレス計算の為に必要な変位部分は、上位４ビッ
トはレジスタ４から、下位８ビットはIBF0の最左端から
信号線212とフラグ17の出力を元にした指示信号によ
り、選択回路102を通してレジスタ９に入力させる。
に必要なベースレジスタを選択し、レジスタ７へ入力さ
せ、アドレス計算の為に必要な変位部分は、上位４ビッ
トはレジスタ４から、下位８ビットはIBF0の最左端から
信号線212とフラグ17の出力を元にした指示信号によ
り、選択回路102を通してレジスタ９に入力させる。
アドレスアダー402は、レジスタ7,9のデータを入力元
として、アドレス計算を実行する。
として、アドレス計算を実行する。
以上の例では、アドレス生成を中心にインストラクシ
ョンバッファからインストラクションレジスタに命令語
すべてが揃いきらなくても、OPcodeが揃った段階で命令
の実行を開始させ、不足している分を命令の実行時、必
要となった段階で供給する方法に関して説明してきた
が、アドレス生成以外の事でも、同様の事がいえる事は
明らかである。
ョンバッファからインストラクションレジスタに命令語
すべてが揃いきらなくても、OPcodeが揃った段階で命令
の実行を開始させ、不足している分を命令の実行時、必
要となった段階で供給する方法に関して説明してきた
が、アドレス生成以外の事でも、同様の事がいえる事は
明らかである。
以上説明したように本発明は、加算器で必要バイト数
を計数していくことにより、命令のオペレーションを規
定するフィールドが揃った段階で、命令の実行を開始さ
せ、不足している分は命令の実行時、加算器からのキャ
リーアウトにより、必要となった段階で供給することに
より、インストラクションバッファが空になった時など
命令語すべてが揃いきる事が不可能な場合に、不足分を
記憶装置からロードしてきて、命令語を完全な形に揃い
きってから命令の実行を開始させることよりも、命令処
理の高速化を計ることができる。
を計数していくことにより、命令のオペレーションを規
定するフィールドが揃った段階で、命令の実行を開始さ
せ、不足している分は命令の実行時、加算器からのキャ
リーアウトにより、必要となった段階で供給することに
より、インストラクションバッファが空になった時など
命令語すべてが揃いきる事が不可能な場合に、不足分を
記憶装置からロードしてきて、命令語を完全な形に揃い
きってから命令の実行を開始させることよりも、命令処
理の高速化を計ることができる。
第１図は本発明の一実施例による命令制御方式が適用さ
れるパイプライン処理型電子計算機の構造を示すブロッ
ク図、第２図は第１図で使用されるインストラクション
セットの例を示す図である。 レジスタ……０〜16、選択回路……100〜104、信号線…
…200〜213、レジスタファイル……300〜301、加算器…
…400,402、デコーダ……401。
れるパイプライン処理型電子計算機の構造を示すブロッ
ク図、第２図は第１図で使用されるインストラクション
セットの例を示す図である。 レジスタ……０〜16、選択回路……100〜104、信号線…
…200〜213、レジスタファイル……300〜301、加算器…
…400,402、デコーダ……401。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (1)
- 【請求項１】記憶装置部から命令を取り出し、一時イン
ストラクションバッファに格納しておき、命令実行時、
該インストラクションバッファからインストラクション
レジスタにロードするパイプライン処理型電子計算機の
命令制御方式において、 命令実行時、加算器で必要バイト数を計数していくこと
により、前記インストラクションレジスタに命令語の全
てが揃いきらなくても、命令のオペレーションを規定す
るフィールドが揃った段階で、該命令の実行を開始させ
る手段と、 命令の実行時に前記インストラクションレジスタに不足
していた部分が必要となった段階で、不足していた部分
を前記加算器からのキャリーアウトにより前記インスト
ラクションレジスタを経由せず、直接必要となった場所
にバイパスする手段とを有する事を特徴とする命令制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255798A JP2764947B2 (ja) | 1988-10-13 | 1988-10-13 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255798A JP2764947B2 (ja) | 1988-10-13 | 1988-10-13 | 命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103634A JPH02103634A (ja) | 1990-04-16 |
| JP2764947B2 true JP2764947B2 (ja) | 1998-06-11 |
Family
ID=17283781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255798A Expired - Lifetime JP2764947B2 (ja) | 1988-10-13 | 1988-10-13 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2764947B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198334A (ja) * | 1985-02-28 | 1986-09-02 | Fujitsu Ltd | 命令分割処理方式 |
| JPS6324327A (ja) * | 1986-07-16 | 1988-02-01 | Fujitsu Ltd | 命令フエツチ処理方式 |
-
1988
- 1988-10-13 JP JP63255798A patent/JP2764947B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103634A (ja) | 1990-04-16 |
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