JP2810896B2 - データ処理装置 - Google Patents

データ処理装置

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一連の段階を有し、そこで重複する態様で
順次に命令を実行する種類のデータ処理装置に関するも
のである。このような装置は普通パイプラインド プロ
セッサ（pipelined processor）と称される。
従来技術 このような装置では、処理段階の数を増すことによ
り、順次の命令を実行する協同の程度を高め、従って全
体の実行速度を高めることができる。
しかし、従来のパイプライン構成では、多数のパイプ
ライン段階の調製及び制御が問題を提起していた。
発明の目的 本発明の１つの目的は、多数のパイプライン段階の調
整と制御を容易にするこのようなパイプラインド プロ
セッサの新規な構成を提供することにある。
発明の要旨 本発明によれば、下記のものを具えるデータ処理装置
が提供される。
（ａ） 各々が複数個のパイプライン段階を具備し、そ
れらが直列に接続されていて一系列の命令をパイプライ
ンド態様（パイプライン的態様）で実行する複数個のパ
イプラインユニット。
（ｂ） 各々が複数個の個別に選択できるレジスタを具
備し、斯くしてパラメータファイルが複数個のスロット
を提供し、その各々が一組のレジスタを具備し、各パラ
メータファイルから取り出した一つのレジスタをとって
その組を作り、各パラメータファイルが一対の前記パイ
プラインユニット間に接続され、それらのユニットの一
方から他方へパラメータを通す複数個のパラメータファ
イルと、 （ｃ） １個の命令の実行がイニシエイト（開始）され
る時、１個のスロットを各命令に割当て、命令の実行が
成功裡に完了した時そのスロットの割当てを解除する手
段。
本発明に係る一つのデータ処理装置をここに一例とし
て挙げ、以下図面に基づいて説明する。
本発明の実施例の説明 システムの全体的説明 第１図につき説明すると、データ処理装置は下記の一
連のパイプラインユニットを具えている。即ち、 命令スケジューラ10、上側パイプラインユニット11、
高速データスレーブストア12及び下側パイプラインユニ
ット13である。
パイプラインユニット10〜13は下記のパラメータファ
イルにより相互に接続されている。即ち、 命令パラメータファイルIPF、アドレスパラメータフ
ァイルAPF及びオペランドパラメータファイルOPFであ
る。これらは命令パラメータをパイプラインユニット間
で通す。
命令スケジューラ10は、これと関連する高速コードス
レーブ14を有し、命令スケジューラ10によりアクセスす
るための命令のコピーを保持する。
このシステムはまたスレーブストア12,14よりサイズ
は大きいが、アクセス速度が遅い主ストア15と、サイズ
及び速度が主ストアと高速スレーブとの間の中間である
低速スレーブストア16とを含む。高速スレーブ、低速ス
レーブ及び主ストアは３レベルの記憶段層を形成する。
命令スケジューラ10は、ストリームＡ及びストリーム
Ｂと称される２個の個別の命令ストリームをスケジユー
ルする２個のスケジューラユニット10A及び10Bを具え
る。ストリームＡは、システムの主処理作業負荷に当て
られている。ストリームＢは、入出力活動及び他のプロ
セッサとの通信のようなこの主処理作業負荷と独立な事
象を取扱う。２個の独立なストリームを設けるとシステ
ムのハードウェアを一層効率良く使用することができ
る。例えば、後に示すように、一方のストリームが何等
かの理由でお手上げになっても、他方のストリームは処
理を継続でき、従ってハードウェアは休まない。
命令スケジューラユニット10A,10Bの各々は一系列の
命令アドレスを発生し、高速コードスレーブ14からの命
令を検索する。求める命令が高速コードスレーブ14内に
ない場合は、低速スレーブストア16又は主ストア15から
検索する。検索された命令はIPFに書込まれる。各命令
はプログラムカウンタ値PCを伴うが、これもIPF.pcと称
されるIPFの一部に書込まれる。IPFは２つの入力ポート
を持っており、従って命令スケジューラユニット10A,10
Bは同時にIPFに書込める。
各パラメータファイルIPF,APF及びOPF（後述するもう
一つのパラメータファイルTPFも同様）は16個のレジス
タを具え、それ故実行の種々の段階で16個迄の異なる命
令のパラメータを保持できる。特定の１個の命令に関連
するレジスタの組はスロットと称される。即ち、各スロ
ットは各レジスタファイルからとった１個の対応するレ
ジスタを具える。
10個のスロットがストリームＡに割当てられ、６個の
スロットがストリームＢに割当てられる。
命令が最初に命令スケジューラからIPFに入ると、そ
れは１個のスロットに割当てられる。即ち、これはIPF
内の１個のレジスタと他のパラメータファイルの各々毎
に対応する１個のレジスタとして割当てられる。斯くし
て当該命令は各パイプラインユニットの全ての段階によ
り成功裡に実行される迄このスロットを保ち、その時点
でスロットは解放され、命令スケジューラからのもう一
つの命令に使えるようになる。命令がパイプラインを下
ってゆく時、その命令に与えられたスロット番号も命令
と一緒にパイプラインを下ってゆく。従って、各パイプ
ライン段階で、パラメータファイルの適当なレジスタを
アクセスできる。
上側パイプラインユニット11はIPFからの命令を読
み、それを処理し、当該命令に必要なオペランドのアド
レスを計算する。これは、例えば、ローカルネームベー
スレジスタのような内部レジスタに保たれているベース
アドレスに変位値を加えることを含む。代りに、その
アドレスを命令内に保たれているリテラル値とすること
もできる。オペランド アドレスは当該命令に適当なス
ロット内のAPF内に置く。
高速データスレーブストア12は、空いている時、APF
からのアドレスを読み、必要なオペランドがこのデータ
スレーブ12内にある場合はそれを検索し、又は代りに低
速スレーブ又は主ストアからオペランドを取出すことを
開始する。検索されたオペランドは当該命令に適当なス
ロット内のOPF内に置かれる。加えて、スレーブからの
データは上側パイプラインに戻し、そのユニット内の内
部レジスタの一つを更新するようにしてもよい。
下側パイプラインユニット13はOPFからのオペランド
を読み、命令により規定されているような必要な操作を
それに加える。例えば、これはアキュームレータ レジ
スタの内容にこのオペランドを加えることを含む。
上側パイプライン 第２図は、上側パイプラインユニット11を詳細に示
す。
この上側パイプラインユニットは５個のパイプライン
段階UP0〜UP4を含む。
第１段UP0は、IPFからスロットを選択し、そのスロッ
トで命令の処理を開始するような後述する論理を含む。
正規には、各ストリームの命令は上側パイプラインで
時系列的順序でスタートする。また正規には、ストリー
ムＡはストリームＢに対して優先権にを与えられてお
り、従ってストリームＢの命令はIPF内に利用可能なス
トリームＡの命令がない場合に限りスタートする。しか
し、或る環境ではストリームＢに優先権が与えられる。
１個の命令がスタートした後、上側パイプラインは一
層早い時期の命令に依存するためその命令が未だ成功裡
に完結できないでいることを検出する可能性がある。こ
の場合、その命令は放棄される。しかし、放棄された命
令に続く命令はルック−アヘッド モード（look−ahea
d mode）と呼ばれる特別なモードでは走行を継続でき
る。その目的はその命令のオペランドを予めフェッチ
し、必要ならば、高速データ スレーブに入れておくた
めである。このようなルック−アヘッドは、それらが如
何なる別の依存性をも発生させない場合に限り許され
る。ルック−アヘッド モードはストリームＡとＢに対
し独立に開始できる。ストリームＡががルーク−アヘッ
ド モードでありストリームＢがそうでない場合は、ス
トリームＢに優先権が与えられる。依存性が解決され終
ったら、ストリームは正規の非ルック−アヘッド モー
ド（non−look−ahead mode）に戻り、放棄された命令
が上側パイプラインで再スタートさせられる。
UP1はデコーダ20を具える。これは選択されたスロッ
トからの命令をデコードし、UP2に対する制御信号を発
生する。これらの制御信号はパイプライン レジスタ21
に蓄えられる。デコーダ20はまた出力信号を発生する。
これはUP2に送られ、レジスタ23により更にデコードさ
れる。
UP2は一組のレジスタ24を具え、これらがシステムの
命令の組により特定化されたレジスタのローカル コピ
ーを表わす。これらのレジスタの決定版的コピーは実際
には下側パイプラインにある。UP2はまたマルチプレク
シング回路25を含み、これがレジスタ21内の値により制
御されて下記の複数個のソースの一つからレジスタ24に
対する入力データを選択する。
（ａ）下側パイプラインからの出力データ信号Ｖ。
（ｂ）下側パイプラインからの補正されたレジスタ値U
P.CORR。
（ｃ）データスレーブからのデータ信号RD。
UP2またはデコーダ26を具えるが、これは更にレジス
タ23の内容をデコードし、UP3に対する一組の制御信号
を発生する。これらの制御信号はレジスタ27に蓄えられ
る。このデコーダ26はまた関数コードＦを生ずるが、こ
れはレジスタ28に蓄えられる。
UP3は、マルチプレクシング回路29を具えるが、これ
はレジスタ27の値による制御の下に一組の演算レジスタ
210の入力データを選択する。この入力データは下記の
ソースから選択される。
（ａ）パイプラインレジスタ211,212によりUP1内のデコ
ーダ20から得られるリテラル値Ｎ。
（ｂ）パイプラインレジスタ213,214及び217によりIPF.
pcから得られるプログラムカウンタ値PC。
（ｃ）レジスタ24。
UP3はレジスタ215も具えるが、これは関数コードＦを
UP4に送る。関数コードＦはまたUP3からパラメータファ
イルAPF及びOPFにも送られ、そこで適当なスロットに蓄
えられる。これらのパラメータファイルの関数コードを
蓄える部分はAPF.f及びOPF.fと称される。
UP4は演算論理ユニット（ALU）216を具えるが、これ
はレジスタ215内の関数コードＦの制御の下にレジスタ2
10の内容に処理を施す。この処理の結果はAPFに送ら
れ、そこで適当なスロットに書込まれる。
先の段階UP5（図示せず）では、UP4で発生させられた
アドレスが構造的妥当性のために検査されることがあ
る。何等かの誤りがあるとこのスロットの後の終了が成
功しない。
データスレーブ 第３図に進むが、この第３図は高速データスレーブ12
の詳細を示したものである。
このデータスレーブは５個のパイプライン段階DS0〜D
S4を具える。
第１段階DS0はこのデータスレーブが次に取扱うスロ
ットをAPFから選択するための優先権論理回路を具え
る。
DS1はデコーダ31を具えるが、これはAPFから選択され
たアドレスをデコードし、32バイトブロック内での必要
なデータ項目の整列を示すバイトシフト値を生ずる。こ
のアドレスとバイトシフト値とはレジスタ31及び32によ
りDS2に送られる。
DS2はコンテンツ−アドレッサブル メモリ（content
s−addressable memory:CAM）33を具えるが、これは現
にデータスレーブ内にあるデータ項目のアドレスを保持
する。CAM33はDS1からオペランドアドレスを受け取り、
それをCAMに保持されている全てのアドレスと比較す
る。整合があれば、CAMは信号VHITを生じ、同時に必要
な項目はデータスレーブのどの32−バイトブロック内に
保持されているかを示すタグ値を出力する。このタグ値
はレジスタ34を介してDS3に送られる。
必要なデータ項目がデータスレーブにない（VHIT偽）
場合は、この高速データスレーブは低速スレーブへのア
クセスをトリガし、低速スレーブ又は主ストアのいずれ
かからデータを取出し、高速データスレーブへロードす
る。
DS2はまたバイト整列回路35を具えるが、これは下側
パイプラインからデータ項目Ｗを受け取り、それをレジ
スタ32内に保持されているバイトシフト値に従って整列
させる。整列したデータ項目はレジスタ36に蓄えられ
る。DS2はまたレジスタ37及び38を具えるが、これらは
それぞれ主ストア及び低速スレーブから高速データスレ
ーブに戻ってきたデータ項目を受け取る。
DS3はランダムアクセスメモリ（RAM）39を具えるが、
これはいくつかの個別にアドレスできる32バイトのデー
タブロックを保持する。このRAMはレジスタ34から送ら
れてくるタグ値によりアドレスされる。データは任意の
レジスタ36,37及び38からマルチプレクサ310を介してこ
のRAM内に書込める。代りに１ブロックのデータをRAMか
ら読出し、レジスタ311を介してDS4に送ることができ
る。
DS4はバイト整列回路312に具える。これはデコーダ30
からパイプラインレジスタ32,313及び314を介して受取
られたバイトシフト値により制御される。バイト整列回
路312はレジスタ311に保持されているブロックから必要
なデータ項目を選択し、それをOPFに送る。選択された
データ項目はまたデータ信号RDとして上側及び下側パイ
プラインに供給される。
下側パイプライン 第４図に進むが、これは下側パイプライン13を詳細に
示す。
この下側パイプラインは４個のパイプライン段階LP0
〜LP3を具える。
第１段階LP0は、OPFから次に下側パイプラインが取扱
うスロットを選択するための後述する優先権論理を具え
る。
各ストリーム内では、最も早いものからスタートして
厳密な時系列的順序で命令がスタートする（及び終了す
る）。
下側パイプラインでの命令の実行は、その命令用のオ
ペランドがデータスレーブから得られ、適時に下側パイ
プラインの段階LP2で使用できることが確実になるや否
やスタートできる。斯くして、命令は下側パイプライン
でスタートし、この間にデータ項目は実際にデータスレ
ーブから検索される。限界の場合は、データスレーブか
らのデータ信号をLP1で直接使用し、OPFをバイパスす
る。このため、データスレーブ及び下側パイプラインの
パイプライン段階での操作は重なることがある。これは
重要である。蓋し、このため命令がパイプライン全部を
通り抜ける全通過時間が短かくなるからである。
LP1は制御ストア40を具えるが、そのアドレス入力端
子はOPF.fの選択されたスロットからマルチプレクサ41
を介して関数コードＦを受取る。制御ストア40の出力
は、制御コード及び次のアドレス値である。制御コード
はレジスタ42を介してLP2に送られる。次のアドレス値
はLP0内のレジスタ43にフィードバックされ、次いでマ
ルチプレクサ41で選択され、制御ストア40内のもう一つ
の場所をアドレスすることができる。斯くして明らか
に、各関数コード毎に、制御ストア40は下側パイプライ
ン用の一系列の制御コードを生成できる。その系列の制
御コードが終った時、制御ストア40は系列信号の終了を
生じ、これが段階LP0内の優先権論理回路に告げられ、
新しいスロットを選択し、マルチプレクサ41をスイッチ
してOPF.fから次の関数コードを選択し、新しい系列を
イニシエィトする。
LP1はまた一組の演算レジスタ44を具える。データは
下記のソースのいずれかからマルチプレクシング回路45
を介してこれらのレジスタにロードできる。
（ａ）OPFの現に選択されているスロットに保持されて
いるオペランド。
（ｂ）LP3のレジスタからのデータ （ｃ）データスレーブから（OPFをバイパスして）直接
送られてきたスレーブデータRD マルチプレクサ45は、レジスタ47又はALU46で未だ必
要なレジスタ411に書込まれ終っていないバイパスデー
タをそこからとることもできる。
LP2は演算論理ユニット（ALU）46を具えるが、これは
レジスタ42に保持されている制御コードにより規定され
るように、レジスタ44の内容を処理する。この処理の結
果はレジスタ47及び48を介してLP3に送られる。
LP3は条件論理回路412を具えるが、これはレジスタ48
の出力及び制御ストア40からレジスタ42及び410を介し
て送られてくる制御信号を受取る。この条件論理回路41
2はテストを行ない、飛越し条件（命令により規定され
る）を満足されているか否か、例えば、累算器レジスタ
がゼロであるか否かを判定する。飛越し条件が満足され
ている場合は、回路412はスケジューラ10のための飛越
し信号JCONを発生する。
LP3は終了制御論理回路49を具えるが、これは条件論
理回路412から送られてくる制御信号を受取り、LP2での
実行時に何等かの問題が検出されたか否かを示す。論理
回路49は命令に対応するTPFの信号及び内容を検査し、
この命令が実行時に何等かの問題にぶつかったか否かを
判定する。成功裡に終了したことが検出された場合は、
その命令がどちらのストリームにあるかに依存してこの
回路が２個の信号AFinOK及びBFinOKの一方を生ずる。次
にその命令に割当てられていたスロットを解放し、再使
用にそなえる。
LP3はまた一組のレジスタ411を具えるが、これはシス
テムの命令の組により規定されるレジスタの決定版的コ
ピーを再出現する。これらのレジスタはレジスタ47から
データを受取る。レジスタ411は終了制御論理回路49
が、このスロットが成功裡に完了しつつあることを示す
場合だけレジスタ47からロードされる。こうしてレジス
タ411で定められたように現在のプロセス状態は命令の
実行に際しての任意の誤りにより汚されない。レジスタ
411の出力は補正信号UP.CORRを与え、必要に応じこれが
上側パイプラインにフィードバックしてそこに保持され
ているレジスタのローカルコピーを補正できる。
レジスタ47の出力はまたデータスレーブに信号Ｗを与
え、上側パイプラインに信号Ｖを与える。
スロットポインタ 今度は第５図に進むが、パイプラインを流れるＡ−ス
トリーム命令流は複数個のカウンタ50〜54により制御さ
れる。Ｂ−ストリームに対しても類似したカウンタの組
（図示せず）を設ける。
カウンタ50は信号ALdSltを生ずるが、これはIPF内の
次のスロットにスケジューラからのＡストリーム命令を
ロードすべきことを示す。カウンタ50はＡ−ストリーム
命令がIPFにロードされた場合は何時も信号APiLdにより
インクリメントされる。こうしてIPF内のスロットは系
列的に順次の命令に割当てられる。
カウンタ51は信号AUStSltを生ずるが、これは次のＡ
−ストリームスロットを上側パイプライン内で正規モー
ド（即ち、非ルック−アヘッド モード）でスタートす
べきことを示す。同じように、カウンタ52は信号AULaSt
Sltを生ずるが、これは次のＡ−ストリームスロットを
上側パイプラインでルック−アヘッド モードでスター
トすべきことを示す。
最初両方のカウンタ51,52の内容は等しい。この状態
は等価ゲート55により検出される。
正規モードでは、ルック−アヘッド信号ALA modeは偽
である。Ａ−ストリーム命令が上側パイプラインでスタ
ートする度毎に、信号UPAStartが真になる。これはAND
ゲート56をイネーブルし、これがカウンタ51をインクリ
メントする。斯くして、正規モードでは、カウンタ51が
IPFの順次のスロットからＡ−ストリーム命令をセレク
トし、上側パイプラインでこれらの命令の処理をイニシ
エイトする。同時に、ANDゲート57及びORゲート58がイ
ネーブルされ、これがカウンタ52をインクリメントす
る。斯くして、システムが正規モードにとどまる間に、
２個のカウンタ51,52は互に歩調を合わせてインクリメ
ントされる。
ルック−アヘッド モードでは、ALAモードが真で、
それ故ANDゲート56が閉じ、これがカウンタ51がインク
リメントされるのを防ぐ。ルック−アヘッド モードで
新規なＡ−ストリーム命令がスタートする度毎に、AND
ゲート59がイネーブルされ、これがカウンタ52をインク
リメントする。斯くして、ルック−アヘッド モードで
は、カウンタ52は計数を続け、IPFから上側パイプライ
ンでスタートするための順次の命令を選択する。他方、
カウンタ51は放棄された命令のスロット番号を保つ。
システムが正規モードに戻ると、ALAモードは再び偽
になる。斯くして、新しい命令が上側パイプラインでス
タートする度毎に、ANDゲート56がイネーブルされ、カ
ウンタ51がインクリメントされる。しかし、両方のカウ
ンタの内容が等しくない間は、ANDゲート57が禁止さ
れ、カウンタ52がインクリメントされるのを防ぐ。カウ
ンタ51が偶々カウンタ52に追いつくと、両方のカウンタ
が互いに歩調を合わせて再びインクリメントされる。カ
ウンタ51が追いつく前にもう一つのルック−アヘッドが
イニシエィトされる場合は、既にルック−アヘッドモー
ドで実行され終った命令が再びそのようになることはな
い。蓋し、ルック−アヘッドはカウンタ52の現在の値か
らスタートするからである。
カウンタ53は信号ALStSltを生ずるが、これは下側パ
イプラインで次のＡ−ストリームスロットをスタートさ
せるべきことを示す。このカウンタ53はＡ−ストリーム
命令が下側パイプラインでスタートさせられる時は何時
も信号LPAStartでインクリメントされる。斯くして、命
令は系列的に下側パイプラインでスタートさせられる。
カウンタ54は信号AEldSltを生ずるが、これは最も早
いＡ−ストリームの命令が現に下側パイプラインに保持
されているスロットを示す。命令は、厳密に時系列順序
で完了し、従ってこの信号は下側パイプラインで実行を
終了すべき次のＡ−ストリーム命令を示す。カウンタ54
は信号AFinOKインクリメントされるが、この信号は下側
パイプラインで１個のＡ−ストリーム命令が成功裡に実
行を完了したことを示す。これはスロットを解放する。
カウンタ50及び51の内容を比較すると信号AUAllStを
生ずるが、これは現在IPF内にあるＡ−ストリーム命令
が全て今や正規モードでスタートしてしまったことを示
す。同じように、カウンタ50と52の内容を比較すると信
号AULaAllStを生ずるが、これは多分にいくつかはルッ
ク−アヘッドモードである可能性を伴ないつつ現IPF内
にあるＡ−ストリーム命令が全てスタートし終ったこと
を示す。
カウンタ50及び54の内容を比較すると信号AIpfFullを
生ずるが、これはIPF内のＡ−ストリームスロットが全
て今一杯であることを示す。これは更にＡ−ストリーム
命令がIPFにロードされるのを防ぐ。
上側パイプラインスタート制御 第６図ないし第８図は、上側パイプラインで命令をス
タートさせるための制御論理回路を示す。
先ず第６図につき述べると、マルチプレクサ60が信号
ALAモードが偽であるか又は真であるかに従ってAUAllSt
又はAULaAllStのいずれかを選択する。マルチプレクサ6
0の出力の逆は信号AIpfRdyを与え、これはIPF内のＡ−
ストリーム命令の少なくとも１個が上側パイプラインで
スタートする用意があることを示す。類似の信号BIpfRd
yはＢ−ストリームにつき生ずる。
信号AIpfRdyはANDゲート61の一方の入力端子に与えら
れる。このANDゲート61は上側パイプラインでＡ−スト
リーム命令をイニシエイトするための信号UPAStartを生
ずる。ANDゲート61の他方の入力端子は、ORゲート62の
出力を受け取るが、このORゲート62はBIpfRdyの逆と優
先権信号UPBStPrefdの逆を受け取る。
同じようにBIpfRdyがANDゲート63の一方の入力端子に
供給される。これは上側パイプラインでＢ−ストリーム
命令をイニシエイトするための信号UPBStartを生ずる。
このANDゲート63の他方の入力端子はORゲート64の出力
を受取るが、このORゲート64はUPBStPrefdと、AIpfRdy
の逆を受取る。
斯くして明らかに、UPBStPrefdが偽の場合は、Ｂ−ス
トリーム命令に優先してＡ−ストリーム命令がイニシエ
イトされる。Ｂ−ストリーム命令は、AUStSltで示され
るスロット内の命令となる。云い換えれば、依存性のた
め放棄された命令が今や再スタートする。
この命令が再スタートすると、信号UPAStart及びARes
tRdyがANDゲート93をイネーブルし、信号ARastartedを
生じ、これがフリップフロップ90をリセットする。
Ｂ−ストリームに対する信号BLAモードを発生するた
めにも類似の論理回路（図示せず）が存在する。
注意すべきことは、依存性が実際に解決され終らない
うちに放棄された命令が再スタートすることがあること
である。例えば、放棄された命令が一層早い命令のスレ
ーブ出力データRDから未だ書込まれ終っていないレジス
タのデータを読むことが必要なため命令が放棄されてい
る場合を考える。この場合、信号ADepWaitは、データス
レーブでアクセスがイニシエイトされ、必要なデータを
検索されるや否や偽となる。従って、早期の命令がデー
タスレーブへアクセスするのと平行してリスタートさせ
られた命令は上側パイプラインで実行をスタートさせ
る。再スタートさせられた命令がデータを読むことを要
求される時迄に、そのデータはデータスレーブからアク
セスされ、実行が正規に進んでいることもある。しか
し、必要なデータがデータスレーブにない場合は、再ス
タートさせられた命令が再び放棄され、ルック−アヘッ
ドモードが再活性化される。
下側パイプラインスタート制御 第10図及び第11図は下側パイプラインLPで命令をスタ
ートさせるための制御論理回路を示す。
第10図につき述べると、下側パイプラインの第１段階
LPOが命令を実行するスタートの用意ができている時、
信号LPipeAvが生ずる。
信号ADsDoneが生じ、（若しあるならば）Ａ−ストリ
ームに対する必要なデータスレーブアクセスが完了し終
っているか又は近々完了する予定であることを示す。こ
の信号は10ビットから成り、各ストリームスロット毎に
１ビットがあてられる。これらの10ビットはマルチプレ
クサ100に与えられ、このマルチプレクサ100がALStSlt
で示したように下側パイプラインでスタートさすべき次
のＡ−ストリーム命令に対応するビットを選択する。
信号LPipeAvとマルチプレクサ100の出力はANDゲート1
01で組合わされて信号LPAStartPossを生ずるが、これは
下側パイプラインで新規のＡ−ストリーム命令が今やス
タートできることを示す。
図示したように類似の論理回路が存在し、Ｂ−ストリ
ームに対する対応する信号LPBStartPossを生ずる。
信号LPAStartPossはANDゲート102の一方の入力端子に
加えられる。このANDゲート102は下側パイプラインでＡ
−ストリーム命令をスタートさすべきことを示す信号LP
AStartを生ずる。ANDゲート102の他方の入力端子にはOR
ゲート103の出力が加えられる。ORゲート103の入力端子
はLPBStartPossの逆と、優先権制御信号LPBPriの逆が加
えられる。
同じように、信号LPBStartPossがANDゲート104の一方
の入力端子に加えられ、これが信号LPBStartを生じ、こ
の信号はＢ−ストリーム命令が下側パイプラインでスタ
ートすべきことを示す。ANDゲート104の他方の入力端子
はORゲート105の出力を受取り、ORゲート105の２個の入
力端子は信号LPBPriとしてPAStartPossの逆とを受取
る。
斯くして、明らかに、LPBriが偽の場合は、可能なら
ば何時でもＢ−ストリーム命令に優先してＡ−ストリー
ム命令がスタートされる。LPBPriが真の場合は、Ｂ−ス
トリーム命令に優先権が与えられる。
優先権信号LPBPriはUPBPriを生ずるための第８図に示
した回路と類似の論理回路により生ずる。この場合、カ
ウンタは信号LPAStart及びLPBStartにより制御され、予
め設定された値はLSPLimで、これはUSPLimと異なり得
る。
注意すべきことは、信号ADsDone及びBDsDoneは低速ス
レーブ又は主ストアに回らずにデータスレーブが必要な
データ項目を与えうることを知るや否や発生させること
ができることである。プラクティスでは、これらの信号
はデータスレーブがアクセスされつつあるのと同じ時に
発生させられる。これは下側パイプラインの操作はADsD
one又はBDsDoneの発生が同じスロットに対し直接のLPAS
tart又はLPBStartを結果する場合はスレーブストアの操
作と重複しうることを意味する。
今度は第11図に進むか、これは下側パイプラインでイ
ニシエイトすべきスロットを選択する論理回路を示す。
ルック−アヘッド制御論理 前述したように、以前の命令への依存性のため、１個
の命令が未だ完了できないことが検出された場合は、そ
の命令は放棄され、ルック−アヘッドモードがイニシエ
イトされる。
第９図は、ルック−アヘッドモードを制御するための
論理回路を示す。
放棄すべき命令がＡ−ストリームのものである場合
は、信号AAbnDep及びADepWaitが生ずる。AAbnDepはフリ
ップフロップ90をセットする。このフリップフロップ90
の出力とADepWaitとがANDゲート91をイネーブルし、信
号ALAモードを生ずる。この信号はＡ−ストリームをル
ック−アヘッドモードに置く。
前述したように、ルック−アヘッドモードでは、カウ
ンタ52（第５図）の制御の下に命令が継続してイニシエ
イトされる。斯くして、放棄された命令以後の命令は継
続してランされ、必要に応じ、オペランドを予め取出
す。しかし、これらの命令は成功裡に終了したり又は下
側パイプラインのレジスタの決定版的コピーを更新する
ことは許されない。
信号ADepWaitは依存性が解決し終ったか又は近々解決
されそうなことが検出された場合は再び偽になる。これ
はANDゲート91をディスエーブルし、ALAモードを偽に
し、同時にANDゲート92をイネーブルし、信号ARestRdy
を生ずる。
ALAモードは今偽であるから、イニシエイトすべき次
のＡ−ストリーム命令はＡ−ストリーム命令が準備され
ていない場合だけイニシエイトできる。逆に、UPBStPre
fdが真の場合は、Ａ−ストリーム命令に優先してＢ−ス
トリーム命令がイニシエイトされる。
第７図につき説明する。マルチプレクサ70はALAモー
ドが偽であるか又は真であるかに従ってAUStSlt又はAUL
aStSltのいずれかを選択する。それ故、このマルチプレ
クサ70の出力は場合次第で正規モード又はルック−アヘ
ッドモードで上側パイプラインでスタートさすべき次の
Ａ−ストリーム命令のスロット番号を示す。Ｂ−ストリ
ームに対しても類似のマルチプレクサ71を設ける。
これらのマルチプレクサの出力はANDゲート72,73を介
してORゲート74に送られる。このORゲート74の出力端子
は信号IpfRdSltを与える。この信号はIPFをアドレス
し、上側パイプラインでスタートすべき次の命令を読出
す。
ANDゲート72,73は図示したように信号UPAStart及びUP
BStartにより制御され、必要通りにＡ−ストリーム又は
Ｂ−ストリームに対するスロット番号を選択する。
第８図は上側パイプラインでスタートさせるのにＢ−
ストリームが優先することを示す信号UPBStPrefdを生ず
る論理回路を示す。
UPBStPrefdはORゲート80から取出されるが、このORゲ
ート80は２個のANDゲート81及び82の出力を受取る。AND
ゲート81は信号ALAモードと、Ｂ−ストリームに対する
対応する信号BLAモードの逆とを受取る。ANDゲート82は
信号UPBPriと、ALAモード及びBLAモードを結合する等価
ゲート83の出力とを受取る。
斯くして明らかに、２個のストリームの一方がルック
−アヘッドモードにあり、他方が正規モードにある場合
は、信号UPBStPrefdが正規モードのストリームに優先権
を与える。他方、両ストリームが同じモードにある場合
は、UPBPriが偽であるか又は真であるかに従って、Ａ−
ストリーム又はＢ−ストリームに優先権が与えられる。
信号UPBPriは次のようにして発生させられる。
カウンタ84は、UPBStartで示されるように、Ｂ−スト
リーム命令が上側パイプラインでスタートさせられる時
は何時も予めセットされた値USPlimをロードさせられ
る。このカウンタ84はUPAStartで示されるように、Ａ−
ストリーム命令をスタートさせる時は何時もデクリメン
トされる。カウントがゼロに達すると、ANDゲート85が
イネーブルされ、今度はこれがORゲート87をイネーブル
し、UPBPriを真にする。斯くして明らかに、正規にはＡ
−ストリームに優先権が与えられるが、如何なる対応す
るＢ−ストリームがスタートすることを伴なわずに、予
め定められた数のＡ−ストリーム命令がスタートさせら
れた場合にはＢ−ストリームに優先権が与えられる。US
Plimの値は２個のストリーム間で所望のバランスがとれ
るような値に予め設定できる。
ORゲート87はまた信号BUrgentを受取るが、これはペ
ンディング中の入出力の活性又は中間プロセッサの通信
が危機的になり、カウンタ84の効果をオーバーライド
（over−riding）する時Ｂ−ストリームに優先権を与え
る。
下側パイプラインでスタートすべき次のＡ−ストリー
ムスロットを示す信号ALStSltが一組のANDゲート110でL
PAStartと共にゲートされる。同じように、BLStSltは一
組のANDゲート111でLPBStartと共にゲートされる。
ANDゲート110及び111の出力は一組のORゲート112で組
合わされ、信号LPOSltを生ずる。この信号は場合次第で
Ａ−ストリーム又はＢ−ストリーム内で下側パイプライ
ンでスタートすべき次の命令のスロット番号を示す。LP
OSltを用いてパラメータファイルOPFにアクセスし、下
側パイプラインに対する必要な命令とオペランドとを読
出す。
信号LPOSltは当該命令が下側パイプラインの段階LP1
に入る時レジスタ113に蓄わえられ、信号LPlSltを生ず
る。この信号は一組のANDゲート114を介してLPipeAvが
偽の場合は何時もORゲート112にゲートバックされる。
斯くして下側パイプラインが新規の命令を受取れない
（マルチビット命令を実行しているため）場合は、現在
のスロット番号が維持される。
注意すべきことは、各命令毎に、プロセス状態への全
ての変化が状態LP3で成功裡に終了した時同時になされ
ることである。従って、命令は細かく考察でき、フルに
又は全くのいずれかで実行される。これは飛越し及び誤
りの時パイプラインの制御と再生を簡略化する。
【図面の簡単な説明】
第１図は装置の全体図、 第２図は上側パイプラインユニットの詳細図、 第３図は高速データスレーブストアの詳細図、 第４図は下側パイプラインユニットの詳細図、 第５図はパイプラインユニットを流れる命令の流れを制
御するためのスロットポインタのブロック図、 第６図ないし第８図は上側パイプラインで命令をイニシ
エイトするのを制御する制御論理回路のブロック図、 第９図はルック−アヘッドモードの制御論理回路図、 第10図及び第11図は下側パイプラインでの命令のイニシ
エイションを制御する、制御論理回路のブロック図であ
る。 ［主要部分の符号の説明］ 10……命令スケジューラ 11……上側パイプラインユニット 12……高速データスレーブストア 13……下側パイプラインユニット 14……高速コードスレーブ 15……主ストア 16……低速スレーブストア 20……デコーダ 21……パイプラインレジスタ 23……レジスタ 24……レジスタ 25……マルチプレクシング回路 26……デコーダ 27……レジスタ 28……レジスタ 29……マルチプレクシング回路 30……デコーダ 31,32……レジスタ 33……コンテンツ−アトレッサブルメモリ（CAM） 34……レジスタ 35……バイト整列回路 36……レジスタ 37,38……レジスタ 39……RAM 40……制御ストア 41……マルチプレクサ 42……レジスタ 43……レジスタ 44……演算レジスタ 45……マルチプレクシング回路 46……ALU 47,48……レジスタ 49……終了制御論理回路 50〜54……カウンタ 55……等価ゲート 56……ANDゲート 57……ANDゲート 58……ORゲート 59……ANDゲート 60……マルチプレクサ 61……ANDゲート 62……ORゲート 63……ANDゲート 70……マルチプレクサ 71……マルチプレクサ 72,73……ANDゲート 74……ORゲート 80……ORゲート 81,82……ANDゲート 83……等価ゲート 84……カウンタ 85……ANDゲート 87……ORゲート 90……フリップフロップ 91……ANDゲート 92……ANDゲート 93……ANDゲート 100……マルチプレクサ 101……ANDゲート 102……ANDゲート 103……ORゲート 104……ANDゲート 105……ORゲート 110……ANDゲート 111……ANDゲート 112……ORゲート 113……レジスタ 210……演算レジスタ 211,212……パイプラインレジスタ 213,214,217……パイプラインレジスタ 215……レジスタ 216……ALU 310……マルチプレクサ 311……レジスタ 312……バイト整列回路 313,314……パイプラインレジスタ 410……レジスタ 411……レジスタ 412……条件論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ ヴィヴィアン ローズ イギリス国．エム８ ６エルテー マン チェスター，ハイヤー クランプサー ル，ミード ヒル ロード 45 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】下記のもの、即ち、 （ａ）複数個のパイプラインユニットであって、各パイ
    プラインユニットが複数個のパイプライン段階を具え、
    それらが直列に接続されていて一系列の命令をパイプラ
    イン的態様で実行する複数個のパイプラインユニット
    と、 （ｂ）複数個のパラメータファイルであって、各パラメ
    ータファイルが複数個の個別に選択できるレジスタを具
    え、それらのパラメータファイルが斯くして複数個のス
    ロットを提供し、各スロットが一組のレジスタであって
    そのうちの一つのレジスタが各パラメータファイルから
    のものであるものを具え、各パラメータファイルが一対
    の前記パイプラインユニット間に接続されてパラメータ
    をそれらのユニットの一方から他方へ通すものと、 （ｃ）各命令の実行が開始される時に１個のスロットを
    その命令に割当て、そしてその命令の実行が成功裡に完
    了した時にそのスロットの割当てを解除する手段とを具
    えることを特徴とするデータ処理装置。
  2. 【請求項２】第１と第２の独立な命令ストリームを発生
    する手段を含み、各パイプラインユニットが両方のスト
    リームからの命令を処理することを特徴とする請求項１
    記載のデータ処理装置。
  3. 【請求項３】各ストリーム内で命令が厳密な時系列的順
    序で終了することを特徴とする請求項２記載のデータ処
    理装置。
  4. 【請求項４】少なくとも１個のパイプラインユニット
    が、２個のストリームのうちどちらが優先権を有するか
    を示し、そして正規にはそのストリームからの命令を他
    方のストリームからの命令に優先して選択する優先権手
    段を具えることを特徴とする請求項２又は３記載のデー
    タ処理装置。
  5. 【請求項５】前記優先権手段が正規には第１のストリー
    ムが優先権を有することを示し、更に、予め定められた
    数の第１のストリームからの命令が第２のストリームか
    らの如何なる命令も選択されることなく選択され終わっ
    た後に、第２のストリームは優先権を有することを示す
    ことを特徴とする請求項４記載のデータ処理装置。
  6. 【請求項６】各パイプラインユニットが２個のストリー
    ムからの命令を独立に選択し、処理することを特徴とす
    る請求項２記載のデータ処理装置。
  7. 【請求項７】第１のパイプラインユニットでその処理が
    成功裡に完了するだろうことを示す状態が検出された
    時、１個の命令が第１のパイプラインユニットの最後の
    パイプライン段階に達する前に、前記２個のパイプライ
    ンユニットの第１のものが第２のものである前記命令の
    処理を開始し、その結果、前記第１と第２のパイプライ
    ンユニットの操作が重なり合うことを特徴とする請求項
    １、２、３、４、５又は６記載のデータ処理装置。
  8. 【請求項８】前記第１のパイプラインユニットがデータ
    スレーブストアを具え、前記第２のパイプラインユニッ
    トがこのデータスレーブストアから検索されたオペラン
    ドに処理を施す実行ユニットであり、そして前記状態が
    オペランドがデータスレーブストア内に存在することで
    あることを特徴とする請求項７記載のデータ処理装置。
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