JP2755646B2 - データ駆動型データ処理装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はデータ駆動型のデータ処理装置に関するもの
であり、プログラムの多重実行を可能ならしめる装置に
関する。

（ロ）従来の技術 一般に、データ駆動型のデータ処理装置は、種々の命
令がデータの流れを示すアークによって接続されるデー
タフローグラフをプログラムとして実行するものであ
り、言い替えれば、「処理可能なデータから処理を実行
していく」というような非ノイマン型の思想に従い簡単
な実行規則によって演算処理が行なわれる。

斯様なデータ駆動型データ処理装置を代表するデータ
駆動型計算機は、主としてデータ対検出機構、演算処理
機構、プログラム記憶機構の三つの構成要素からなり、
その実行処理の概略は以下のとおりである。

まず、データ駆動型計算機ではパケットと呼ばれる一
まとまりのデータ集合を単位として使用しており、該パ
ケットは処理対象データ、データフローグラフの接続情
報（以下ノード番号と書く）並びに命令コードなどから
構成される。

このデータ対検出機構では演算が可能なオペランドパ
ケットの組を検出して出力する。そして検出されたオペ
ランドパケットの組は演算処理機構で処理される。この
結果パケットはプログラム記憶機構で新たなノード番号
を付与されデータ対検出機構に送られる。斯る処理を繰
り返し続けることにより一連の処理が実行される。

このような実行方式では順序関係の無いパケットの処
理では処理順序は実行時にならないと決定されない。

したがって異なった実行環境から呼び出される同一の
副プログラムを実行しようとするとこれ等プログラムが
同時に実行される可能性があり、この時の処理パケット
がどこから呼び出された副プログラムを実行しているパ
ケットであるか区別がつかなくなる。従って、従来か
ら、副プログラムの実行環境によってパケットを区別す
るための識別子をパケット自体に含めてしまう手法が採
用されている。

また、このような実行環境によってパケットを区別す
るための識別子を管理する目的で、識別子を記憶する識
別子メモリと該メモリを制御する識別子メモリ制御機構
とを設けたものが提案されている［特開昭58−169250号
公報「プログラム実行方式」に開示］。斯る提案のデー
タ処理方式は、識別子メモリに未使用の識別子を予め格
納しておき、識別子要求パケットが到着すれば識別子メ
モリから新しい識別子を出力し、識別子返却パケットが
到着すれば使用済みの識別子を識別子メモリに再格納す
るものである。

（ハ）発明が解決しようとする課題 しかしながら、上記の従来方式では識別子メモリと識
別子メモリ制御装置を新たに付加する必要があり、ハー
ドウエアの少なからざる増大を招くためデータ駆動型計
算機のLSI化の一つの障害となっている。このためLSI化
する場合には識別子管理機構を除いてLSI化しなければ
ならない場合すらあった。

本発明はこのような課題を解決するためにデータ対検
出機構に識別子管理機能を付与することにより、ハード
ウエアを殆ど増大させることなく識別子管理を行なわし
めるものである。

（ニ）課題を解決するための手段 データ対検出機構の実現手法にはいくつかの方式があ
るが、本発明ではハッシュアンドチェイン方式のデータ
検出式のデータ対検出機構［本願出願人の既出願：特願
昭63−177602号に詳しい］を採用するものである。

斯るハッシュアンドチェイン方式では、パケット中の
識別子とノード番号から生成されたハッシュアドレスに
よってアクセスされる第１メモリ、及び該第１メモリ内
のポインタ及び自身に持つポインタからアクセスが可能
な第２メモリを備えるものである。

従って、この方式によれば、まずパケットが入力され
るとまず識別子とノード番号からハッシュアドレスを生
成し、それにより第１メモリが参照される。もしこの第
１メモリの領域に対となるべきパケットが格納されてお
れば、それを読みだしオペレーションパケットを生成す
る。逆にこの領域に対パケットが無ければ、入力パケッ
トをその領域に格納する。

またこの第１メモリの領域に対となりえないパケット
がすでに格納されている場合（ハッシュ衝突）は、この
領域のポインタの欄を参照し、同じハッシュアドレスを
持つパケットが第２メモリに格納されているかどうかを
確認する。この時もし同じハッシュアドレスを持つパケ
ットが第２メモリに格納されていなければ、第２メモリ
の空領域を一つ確保しそこに入力パケットを格納しその
アドレスを第１メモリのポインタの欄に書き込む。

また、ハッシュアドレスの示す第１メモリのポインタ
が示す第２メモリの領域にパケットが格納されており、
そのパケットが入力パケットと対になるべきパケットで
あれば、この時入力パケットと共にオペレーションパケ
ットを作り出力する。逆に、上記ハッシュアドレスの示
す第１メモリのポインタが示す第２メモリの領域に格納
されているパケットが入力パケットとは対となりえない
パケットであれば（ハッシュ衝突）、さらにその領域の
ポインタが示す第２メモリの領域を参照し、以下同じ動
作を続ける。

上記の動作を要約すると、「入力パケットはまず第１
メモリでの待ち合わせを行ない、第１メモリでハッシュ
衝突を起こした場合、第２メモリの中の待ち行列の中の
パケットを次々と参照し、何れとも対と成り得ない場合
にはその待ち行列の後尾に格納する」という方式であ
り、待ち合わせメモリを効率よく使用することができ
る。

本発明では、このハッシュアンドチェイン方式の待ち
合わせメモリを用いて識別子管理を行なうために、以下
の機能を付加するものである。

即ち、「ハッシュアドレス生成部では、識別子獲得要
求パケットと識別子返却要求パケットはノード番号・識
別子の値にかかわらず常に同じハッシュアドレスを生成
する。また一致検出部では識別子獲得要求パケットと識
別子返却要求パケットとはノード番号・識別子の値にか
かわらず常に対として検出する」機能を付加する。これ
によって極めて簡単に識別子管理を実行できる。

（ホ）作用 本発明によれば、データ駆動型データ処理装置例えば
計算機の初期状態においてはデータ対検出機構内の第１
及び第２メモリは全て空にしておかれる。次に識別子返
却要求パケットが使用する識別子の数だけ投入され、こ
れによりデータ対検出機構内の第１及び第２メモリには
識別子返却要求パケットの待ち行列が生成される。

そして、計算が開始され識別子が必要になると（プロ
グラムにより）識別子獲得要求パケットが生成されデー
タ対検出機構に入力される。データ対検出機構内では第
１メモリ内の識別子返却要求パケットと対になり（新た
な識別子を獲得し）出力される。またこのとき第２メモ
リの識別子返却要求パケットの待ち行列の先頭パケット
を第１メモリの識別子返却要求パケットが存在した領域
に再格納する。これにより待ち行列が１だけ短くなる。
結果、識別子の使用が終了し不要になると識別子返却要
求パケットが生成され、データ対検出機構内の識別子返
却要求パケットの待ち行列に戻される。

一方、計算の過程で識別子が大量に使用され、識別子
返却要求パケットの待ち行列が空になった状態でさらに
識別子返却要求パケットが生成されると、データ対検出
機構内の第１及び第２メモリに（識別子返却要求パケッ
トの場合と全く同じ様に）識別子獲得要求パケットの待
ち行列が生成される。この状態で識別子返却要求パケッ
トが生成されると、データ対検出機構内では第１メモリ
内の識別子獲得要求パケットと対になり（新たな識別子
を獲得し）出力される。またこのとき第２メモリの識別
子獲得要求パケットの待ち行列の先頭パケットを第１メ
モリの識別子獲得要求パケットが存在した領域に再格納
する。これにより待ち行列が１だけ短くなる。

以上のように簡明に識別子管理が可能となり、また、
識別子メモリをデータ対検出機構内のメモリで代替する
ことで、回路規模の削減が可能となる。さらにまた識別
子の数は計算機の性質に応じて予め自由に設定すること
ができる。

（へ）実施例 第６図に本発明のデータ駆動型データ処理装置を採用
しえるシステム例として計算機システムの概要を示す。
同図のシステムは、システム内部のデータの基本単位で
あるデータパケット（本来のデータ値の他に制御情報を
組み合わせたもの）を転送するリング状転送路であるリ
ングネットワーク（RN）に、それ自身がリングネットワ
ーク（RN）の一部をなしデータパケットの入出力を制御
するネットワークインタフェース（NIF）（NIF）（NIF
1）・・・（NIFn）を介して、ホストインタフェース（H
I）、データ記憶装置（DM）、データフロー計算装置１
（DFC1）、・・・、データフロー計算装置ｎ（DFCn）が
結合されて、ホストインタフェース（HI）にはさらにホ
スト計算機（HC）がつながっている。

同システムのデータフロー計算装置ｎ（DFCn）とネッ
トワークインタフェース（NIFn）とを合わせたものは、
内部がリング状をなすデータ駆動型データ処理装置とし
て動作し、データフローグラフによって記述されたデー
タ駆動型（データフロー型）のプログラムを実行する。
具体的には、まずホスト計算機（HC）から、ホストイン
タフェース（HI）、ネットワークインタフェース（NI
F）、リングネットワーク（RN）、ネットワークインタ
フェース（NIFn）を介してデータフロー計算装置ｎ（DF
Cn）にプログラムがダウンロードされ、次に同じ経路
で、プログラムの実行を開始させるデータパケットであ
る開始パケットがデータフロー計算装置ｎ（DFCn）に入
力されるとプログラムの実行が開始され、プログラムの
実行が終了すると、実行の終了を示すデータパケットで
ある終了パケットが、データフロー計算装置ｎ（DFCn）
からネットワークインタフェース（NIFn）、リングネッ
トワーク（RN）、ネットワークインタフェース（NI
F）、ホストインタフェース（HI）を介してホスト計算
機（HC）に出力される。第５図に上記の第６図のシステ
ム中のデータ駆動型データ処理装置の概略例を示す。同
図の装置に於いて（Ｑ）はキューメモリ、（PM）はプロ
グラム記憶手段、（NIF）はネットワークインタフェー
ス、（FC）は発火制御手段と称されるデータ対検出機
構、（EXE）は命令実行手段であり、各処理要素がリン
グ状に結合されている。（ａ）〜（ｆ）、（ｘ）（ｙ）
はデータ線である。第５図を用いてデータ処理装置の動
作の概略を説明する。ホスト計算機（HC）からロードさ
れたプログラム（データフローグラフ）は、プログラム
記憶手段（PM）に格納される。開始パケットが上記各要
素（NIF）、（FC）、（EXE）、（Ｑ）を介してプログラ
ム記憶手段（PM）に到着するとプログラムの実行が開始
される。プログラムの実行中に該記憶手段（PM）に入力
されるパケットの制御情報はこのデータフローグラフに
従って付け替えられたり、同じくデータフローグラフに
従ってデータパケットの複製処理が行なわれたりする。
プログラム記憶手段（PM）から出力されたパケットはネ
ットワークインタフェース（NIF）において外部に出力
されるかデータ対検出機構（FC）に向けて転送されるか
の選択がなされる。

上記データ対検出機構（FC）では主に、二項演算命令
などの左オペランドと右オペランドをデータ対として検
出して、二つのオペランドを対にして出力するデータ対
検出処理、所謂発火制御処理を行なう。左オペランドは
出力ライン（ｅ）に右オペランドは出力ライン（ｆ）に
出力される。

命令実行手段（EXE）では、到着したパケットの制御
情報によって指定される命令を到着したパケットに対し
て施して出力する。

一方、ネットワークインタフェース（NIF）において
外部からパケットが入力される時と出力しようとして出
力できない時、及びプログラム記憶手段（PM）において
データの複製処理が行なわれる時はビジー状態となり後
続するデータパケットは停止してビジー状態の解除を待
たなければならない。キューメモリ（Ｑ）はこのような
時にデータを一時格納して待たせるためのバッファリン
グ機能を遂行する。このキューメモリ（Ｑ）は、内部の
キューメモリ中のデータ滞在量を監視するデータ監視手
段を含んでいる。プログラム記憶手段（PM）においてデ
ータ複製処理の必要が生じた時、キューメモリ（Ｑ）の
データ滞在量が所定の値より小さいならばプログラム記
憶手段（PM）に格納されたプログラムに従った数の複製
データを連続して出力するが、キューメモリ（Ｑ）のデ
ータ滞在量が所定の値以上ならば一度に連続して出力す
る複製データの数を２以下に制限し、ビジー状態の期間
を最小限に押さえる。これによって、キューメモリ
（Ｑ）のデータ滞在量の増加を抑制し、キューメモリ
（Ｑ）のオーバーフローを防ぐことができる。

各処理要素において上記のような処理が施されながら
データパケットが周回することによってプログラムが実
行される。また、データ処理装置内部に複数のデータパ
ケットが存在する時には、各々のデータパケットに対し
て、異なる処理要素において同時に異なる処理を施すパ
イプライン型の処理を行なうことができる。従って本デ
ータ処理装置は、リング状のパイプライン型データ処理
装置であると言える。

以上に説明した計算機システムに於て、本発明が特徴
とするデータ対検出機構（FC）につき更に、以下に説明
を加える。

第３図にデータ対検出機構（FC）の概略構成を示して
おり、（30）は入力パケット、（32）は第１メモリ、
（33）は第２メモリ、（34）は対パケット生成部、（3
6）は第１メモリ内のポインタが示す第２メモリのアド
レス、（37）は検出待ちパケット、（38）は一致検出信
号、（39）は対パケットである。

斯様な構成のデータ対検出機構（FC）の第１メモリ
（32）と第２メモリ（33）はパケット連鎖を記憶する連
鎖メモリ機構を構成［特願昭63−177602号に詳しい］し
ているが、複数の識別子をも同様に連鎖形式で格納でき
る。

例えば、第１メモリの最終アドレスに第１の識別子が
格納され、それ以降の第２、第３、〜の識別子は第１の
最終アドレスに連鎖する第２メモリのアドレスに順次格
納されることとなる。

このような両メモリ（32）（33）の書き込み、読み出
しを制御するためのハッシュアドレス生成部（31）並び
に一致検出部（35）の夫々の構成を第１図並びに第２図
に示す。

第１図に於て、（１）は命令デコーダ、（２）はハッ
シュアドレス生成回路、（３）は論理回路、（４）は識
別子管理用ハッシュアドレス生成回路、（５）はセレク
タ、（６）は入力パケットのノード番号・識別子情報、
（７）は入力パケットの命令コード、（８）はハッシュ
アドレス、（９）は識別子獲得命令信号、（10）は識別
子返却命令信号、（11）は識別子管理信号、（12）は識
別子管理用ハッシュアドレス（固定値）、（13）は入力
パケットのハッシュアドレスを示している。

まず、ハッシュアドレス生成部（31）に於ては、第１
図に示すごとく、入力パケット内のノード番号・識別子
情報（６）はハッシュアドレス生成回路（２）に入力さ
れる。このハッシュアドレス生成回路（２）では、最も
簡単な場合にはたとえば入力情報の内の何ビットかをハ
ッシュアドレス（13）として出力する。

一方入力パケットの命令コード（７）は命令デコーダ
（１）に入力される。命令デコーダ（１）では入力パケ
ットの命令コード（７）がデコードされ、識別子獲得命
令なら信号（９）を「１」に、識別子返却命令なら信号
（10）を「１」にする。この二つの信号は論理和回路
（３）を経て、識別子管理信号（11）を生成する。入力
パケットから得られたハッシュアドレス（13）と、識別
子管理用ハッシュアドレス生成回路（４）から生成され
たハッシュアドレス（12）（固定値）とは、セレクタ
（５）で識別子管理信号（11）により選択的に出力され
ハッシュアドレス（８）を生成する。

このようにして識別子獲得パケット若しくは識別子返
却パケットならば固定値（12）を、それ以外のパケット
ならばノード番号・識別子情報から生成されたハッシュ
アドレスを生成する。

次に、第２図を於て、（15）は検出待ちパケットのノ
ード番号・識別子情報、（16）は検出待ちパケットの命
令コード、（17）は論理積回路、（18）は検出待ちパケ
ットの識別子獲得命令信号、（19）は検出待ちパケット
の識別子返却命令信号、（20）はノード番号・識別子情
報の一致信号、（21）は入力パケットが識別子獲得パケ
ットで検出待ちパケットが識別子返却パケットの時の一
致信号、（22）は入力パケットが識別子返却パケットで
検出待ちパケットが識別子獲得パケットの時の一致信
号、（23）は識別子管理パケットの一致信号、（24）は
一致検出信号を示している。

同図の一致検出部（35）は、入力パケットのノード番
号・識別子情報（６）が比較器（16）に、また命令コー
ド（７）が命令デコーダ（１）に入力される。一方入力
パケットが生成するハッシュアドレスが示す待ち合わせ
メモリ内に番地に格納されているパケット（以下検出待
ちパケットと呼ぶ）のノード番号・識別子情報（15）と
命令コード（14）はそれぞれ比較器（16）と命令デコー
ダ（１）に入力される。入力パケットと検出待ちパケッ
トのノード番号・識別子情報が一致すれば一致信号（2
0）が「１」となり一致検出信号（24）が「１」とな
る。一方入力パケットが識別子獲得パケットで検出待ち
パケットが識別子返却パケットの場合、命令デコーダの
出力（９）、（19）が「１」となり一致信号（21）・
（23）、一致検出信号（24）が「１」となる。また入力
パケットが識別子返却パケットで検出待ちパケットが識
別子獲得パケットの場合、命令デコーダの出力（10）、
（18）が「１」となり一致信号（22）・（23）、一致検
出信号（24）が「１」となる。

このようなハッシュアドレス生成部（31）、及び一致
検出部（35）の働きで制御される第３図のデータ対検出
機構の動作につき、第４図の待ち合わせシーケンス模式
図に基づいて、以下に説明を加える。尚、第４図のＮは
識別子返却パケット（この番号Ｎが識別子に対応）、Ｇ
は識別子獲得要求パケットを示している。

まず、最初１〜Ｎの識別子返却パケットが識別子情報
として第１及び第２メモリ（32）、（33）に連鎖を形成
して格納される。即ち、第１メモリ（32）にはＮ＝１の
第１の識別子情報、第２メモリ（33）にはＮ＝2,3,4,〜
Ｎ（Ｎは２以上の自然数）の各識別子情報が夫々格納さ
れる。この状態で、識別子獲得要求パケットＧが入力さ
れると、このパケットＧが識別子情報である第１の識別
子返却パケット（Ｎ＝１）と対をなして出力される［第
４図イ］。

引き続き識別子獲得パケットＧが入力され、これが第
２の返却パケット（Ｎ＝２）に対になって出力される
［第４図ロ］。この結果、第１メモリ（32）には第３の
返却パケット（Ｎ＝３）が格納され、第２のメモリ（3
3）の待ち行列には第４〜第の返却パケットが格納され
たメモリ連鎖を形成している。

この状態で、例えば、返却命令信号に従い、第１の返
却パケット（Ｎ＝１）が返却されると、このパケットは
第２のメモリ（33）の待ち行列に格納される［第４図
ハ］。

更に、識別子情報としての多数の識別子返却パケット
が対を形成して出力され、今第Ｎの識別子返却パケット
（Ｎ＝Ｎ）だけが残存している状態の時、識別子獲得パ
ケットＧが入力されるとこの返却パケットもまた入力パ
ケットＧと対になって出力され、メモリ（32）（33）の
待ち行列は空になる［第４図ニ］。

そしてこのメモリ（32）（33）の空状態から引き続き
識別子獲得要求パケットG1が入力されると、第１のメモ
リ（32）に識別子獲得パケットG1の待ち行列が生成され
る［第４図ホ］。これに続いて更に、識別子獲得要求パ
ケットG2が入力されると、第２のメモリ（33）に識別子
獲得要求パケットG2の待ち行列が生成され、両メモリ
（32）（33）でこれ等パケットの連鎖が形成される［第
４図へ］。

そして、例えばこの状態で第２の識別子返却パケット
（Ｎ＝２）が入力されると、該パケットが第２のメモリ
（32）の識別子獲得パケットG1と対になって出力される
［第４図ト］。

（ト）発明の効果 本発明のデータ駆動型データ処理装置は、演算可能な
二つのデータからなるデータ対を多数データの中から検
出するデータ対検出機構を備え、該データ対検出機構
に、上記プログラムの実行環境を識別するめの識別子を
格納する識別子格納手段、新規の該識別子を獲得する識
別子獲得手段、及び使用済みの該識別子を返却する識別
子返却手段を設け、プログラムの共用実行を可能とした
ものであるので、即ちデータ対検出機構で通常のデータ
対検出機構に加えて識別子管理機能をも兼任したので、
専用の識別子管理機能を必要とした従来装置に比べ、ハ
ードウエアを殆ど増大させることなく、プログラムの多
重処理を可能とすることができる。従って、斯る装置の
大規模化の抑制を図ることができ、これによってLSI化
に寄与するところは大きい。

【図面の簡単な説明】

第１図は本発明のデータ駆動型データ処理装置に用いら
れるハッシュアドレス生成部の実施例回路図、第２図は
本発明装置に用いられる一検出部の実施例回路図、第３
図は本発明装置に用いられるデータ対検出機構の実施例
回路図、第４図は本発明装置の動作を示す待ち合わせシ
ーケンス模式図、第５図はデータ駆動型計算機の実施例
回路図、第６図は一般的データ駆動型データ処理装置の
概略構成図である。 （30）は入力パケット、（32）は第１メモリ、（33）は
第２メモリ、（34）は対パケット生成部、（36）は第１
メモリ内のポインタが示す第２メモリのアドレス、（3
7）は検出待ちパケット、（38）は一致検出信号、（3
9）は対パケットを夫々示している。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/82 ＪＯＩＳ（ＪＩＣＳＴ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データフローグラフをプログラムとして実
   行するデータ駆動型データ処理装置に於て、 演算可能な二つのデータからなるデータ対を多数データ
   の中から検出するデータ対検出機構を備え、該データ対
   検出機構に、上記プログラムの実行環境を識別するため
   の識別子を格納する識別子格納手段、該識別子格納手段
   から該識別子を獲得する識別子獲得手段、及び使用済み
   の該識別子を上記識別子格納手段に返却する識別子返却
   手段を設けた事を特徴としたデータ駆動型データ処理装
   置。
2. 【請求項２】上記識別子格納手段の識別子は、使用済み
   の該識別子を上記識別子格納手段に返却するための識別
   子返却要求パケットの形式の識別子情報として格納され
   ており、 上記データ対検出機構に、識別子格納手段中の識別子返
   却要求パケット形式の識別子情報と上記識別子格納手段
   から該識別子を獲得するための識別子要求パケットとの
   パケット対検出を行なって識別子管理を実行する識別子
   管理手段を付設することを特徴とした請求項１記載のデ
   ータ駆動型データ処理装置。