JP3442175B2

JP3442175B2 - 中央演算処理装置

Info

Publication number: JP3442175B2
Application number: JP01627395A
Authority: JP
Inventors: 和彦原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-02-02
Filing date: 1995-02-02
Publication date: 2003-09-02
Anticipated expiration: 2018-09-02
Also published as: US5864691A; JPH08212067A; US5768554A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサを
含むシステムやシーケンサを含むシステム（ＤＳＰ等）
に用いられる中央演算処理装置（ＣＰＵ）に関する。

【０００２】

【従来の技術】中央演算処理装置（以下ＣＰＵ）は、プ
ログラムに従って処理を行う。プログラムは命令の集合
体であり、命令を順序的に実行することで処理が達成さ
れることになる。

【０００３】通常、命令は、命令の種類（オペレーショ
ン）とオペランドの組合せで構成される。命令の種類と
は、ＣＰＵがどのような動作をするかであり、オペラン
ドとは、取り扱うデータのことである。通常、取り扱う
データは、それが置かれている場所で示されることが多
い。オペランドの場所を示すために、何通りかの表現方
法を持つ。また、オペランドは命令の種類によっては、
必要な数が異なる。例えば、論理和演算Ａ｜Ｂ→Ｃのよ
うな演算命令を考えると、そのオペランドは、Ａ，Ｂ，
Ｃの３つが必要になる。その３つのオペランドを、それ
ぞれ制約なくアドレッシング指定できることが、最も理
想的である。

【０００４】しかし実際には数々の制約が存在する。例
えば、命令コード長の問題である。３つのオペランドを
個々に指定しようとすると、その分命令コード長も長く
なる。命令コード長が長くなると、プログラムも大きく
なり、プログラムを格納するメモリも大きくなってしま
う。さらに命令コードが長いと、命令を読み込んだりデ
コードするのに時間がかかるため、処理の効率が下がる
場合も考えられる。内部処理を考えると３つのオペラン
ドがそれぞれのアドレッシングを持つと、アドレッシン
グの３乗通りの組み合わせが存在することになる。命令
の処理との組み合わせを考えると、命令の種類もアドレ
ッシングの種類も少なく抑えなければ、膨大な組み合わ
せの数となり、ＣＰＵ内部で処理するプログラム（内部
処理プログラム＝マイクロプログラム）が大きくなりす
ぎてＣＰＵに内蔵できないこともありうる。

【０００５】３つのオペランドを持つと、前述のように
組み合わせが膨大になるため、例えば、論理和演算Ａ｜
Ｂ→Ｂのように結果を格納するオペランド（以下デステ
ィネーションオペランド）を、元データのあるオペラン
ド（以下ソースオペランド）のひとつと共通にするとい
う方法がある。この方法であれば、オペランドの指定は
２つで済み、３つの場合より組み合わせは少なくなる。
この２オペランド方法は、３オペランド方法より少し制
限があるが、市販の多くのＣＰＵに採用されている一般
的な方法である。

【０００６】２オペランド方法を採るＣＰＵの命令実行
には３つの状態がある。ソースオペランドのアドレス算
出の状態、デスティネーションオペランドのアドレス算
出の状態、命令処理の状態である。前述の論理和演算Ａ
｜Ｂ→Ｂで示すならば、Ａのアドレスを算出するのがソ
ースオペランドアドレス算出であり、Ｂのアドレスを算
出するのがデスティネーションオペランドアドレス算出
であり、Ａ｜Ｂの演算を行い、結果をＢに格納するのが
命令処理の状態である。しかし、命令によってはオペラ
ンド指示を必要としない命令や、ソース／デスティネー
ションのひとつだけしか必要としない命令がある。

【０００７】

【発明が解決しようとする課題】このように、中央演算
処理装置は、多種多様な命令に対応し、それらがスムー
スに処理でき、かつ、できるだけ小さいサイズのマイク
ロプログラムを実現できることが望まれる。

【０００８】本発明は、アドレッシングに制約がなく、
命令実行がスムースに行われ、マイクロプログラムを小
さいサイズに抑えることのできる中央演算処理装置を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の中央演算処理装
置として、第１の構成は、命令コードの内容からソース
オペランドアドレッシングの情報のみをメインデコーダ
への入力情報として保持する第１回路と、命令コードの
内容からデスティネーションオペランドアドレッシング
の情報のみをメインデコーダへの入力情報として保持す
る第２回路と、命令コードの内容からオペランドアドレ
ッシングの情報を除く命令処理の情報をメインデコーダ
への入力情報として保持する第３回路と、命令コードの
内容を解析して前記第１回路と第２回路と第３回路の状
態を制御するプリデコーダと、前記第１乃至第３回路に
保持された情報のうちどの情報をメインデコーダに入力
するかを選択する第１セレクタと、第１セレクタによる
選択を１つの命令につき基本的には第１回路、第２回
路、第３回路の順序とし、現在の選択状態から次の選択
状態に移行するタイミングをメインデコーダからの信号
に基づいて設定し、第１回路又は第２回路の状態が“処
理不要”を示すとき、当該“処理不要”の回路の選択を
せずに次の回路選択状態をとるように第１セレクタを制
御する処理選択回路と、前記第１乃至第３回路からの情
報を得て中央演算処理装置内部の各回路を制御するメイ
ンデコーダとを備えたことを特徴とする。

【００１０】第２の構成として、前記第１セレクタによ
り選択された情報を保持する手段を備えてもよい。

【００１１】第３の構成として、前記第１セレクタによ
り選択された情報と、割込み要求の情報のうちいずれか
を選択して前記メインデコーダに出力する第２セレクタ
を備えてもよい。

【００１２】第４の構成として、前記メインデコーダに
前記処理選択回路の状態を入力するようにしてもよい。

【００１３】第５の構成として、データ転送用の内部バ
スと、この内部バスとの間でデータの入出力を行うレジ
スタと、中央演算処理装置の外部へ書き込むデータを前
記内部バスから入力して一時保持する第１保持回路と、
中央演算処理装置の外部から読み込んだデータを一時保
持して前記内部バスへ送出する第２保持回路と、プログ
ラム中にある演算データとしての”即値”のデータを一
時保持して前記内部バスへ送出する第３保持回路と、前
記メインデコーダからの信号と第１回路および第２回路
の状態とに基づき、前記レジスタ、第１保持回路、第２
保持回路、及び第３保持回路を制御するオペランド自動
選択回路とを備えてもよい。

【００１４】第６の構成として、前記第１回路の状態を
前記処理選択回路へ伝える内容として、ソースオペラン
ドが”レジスタ”である場合とソースオペランドが存在
しない場合とを等価とし、前記第２回路の状態を前記処
理選択回路へ伝える内容として、デスティネーションオ
ペランドが”レジスタ”である場合とデスティネーショ
ンオペランドが存在しない場合とを等価するようにして
もよい。

【００１５】第７の構成として、前記第１回路の状態を
前記オペランド自動選択回路へ伝える内容として、ソー
スオペランドが”レジスタ”である場合とソースオペラ
ンドが存在しない場合とを等価とし、前記第２回路の状
態を前記オペランド自動選択回路へ伝える内容として、
デスティネーションオペランドが”レジスタ”である場
合とデスティネーションオペランドが存在しない場合と
を等価とするようにしてもよい。

【００１６】

【作用】上記第１の構成によれば、ソースオペランドア
ドレッシングの情報を第１回路に、デスティネーション
オペランドアドレッシングの情報を第２回路に、命令処
理の情報を第３回路に、それぞれ設定できるため、ソー
スオペランドアドレッシングとデスティネーションオペ
ランドアドレッシングと命令処理の組み合わせが自由に
行える。

【００１７】また、第１セレクタが第１回路、第２回
路、及び第３回路の情報のうちの一つを選択して、メイ
ンデコーダへ伝えるので、第１回路、第２回路、及び第
３回路のそれぞれがメインデコーダへの伝達経路を別々
に持つ必要がない。

【００１８】また、第１セレクタを制御する処理選択回
路は、一つの命令につき基本的に必ず第１回路、第２回
路、及び第３回路の順序で選択するため、当該処理選択
回路を簡単に実現できる。

【００１９】また、処理選択回路は、第１回路と第２回
路の状態を監視し、当該回路が”処理不要”のとき、当
該“処理不要”の回路の選択を飛ばして次の選択に移る
ようにしているので、不要な処理を選択している時間を
解消できる。

【００２０】上記第２の構成によれば、更に、第１セレ
クタで選択した情報を保持することができるので、メイ
ンデコーダが未だ命令処理の段階であっても、第１回
路、第２回路、及び第３回路を次の命令に状態遷移させ
ることができる。

【００２１】上記第３の構成によれば、更に、割り込み
処理に対応可能となる。

【００２２】上記第４の構成によれば、更に、処理選択
回路の選択状態をメインデコーダの入力情報とするの
で、処理選択回路の選択状態を含むマイクロプログラム
が可能となる。

【００２３】上記第５の構成によれば、更に、命令処理
のマイクロプログラムにおいて、ソースオペランドが”
即値”であるか、“レジスタ内のデータ”であるか、”
メモリ上のデータ”であるかを区別しないでプログラム
できることになり、マイクロプログラムのサイズを小さ
くし、マイクロプログラムの開発時間も短くすることが
できる。また、命令処理のマイクロプログラムにおい
て、デスティネーションオペランドが“レジスタ内のデ
ータ”であるか、“メモリ上のデータ”であるかを区別
しないでプログラムできることになり、上記と同様、マ
イクロプログラムの小サイズ化とその開発時間の短縮化
が図れる。

【００２４】上記第６の構成によれば、第１回路から処
理選択回路へ伝える内容として、第１回路が“ソースオ
ペランドが存在せず”と”レジスタ”を共通とするの
で、伝達する情報量が減少し、配線など回路の縮小化が
図れる。同様に、第２回路から処理選択回路へ伝える内
容として、第２回路が”デスティネーションオペランド
が存在せず”と”レジスタ”を共通とすることで、伝達
する情報量が減少し、配線など回路の縮小化が図れる。

【００２５】上記第７の構成によれば、上記第６の構成
と同様、伝達する情報量を減少させて回路の縮小化を図
ることができる。

【００２６】

【実施例】

（実施例１）以下、本発明をその実施例を示す図に基づ
いて説明する。

【００２７】図１は、本発明の中央演算処理装置（以
下、ＣＰＵ１という）を示すブロック図である。このＣ
ＰＵ１は、シーケンシャルコントロールユニット（以
下、ＳＣＵと略記する）２と、実行部（以下、ＥＸＵと
略記する）３と、バスコントロールユニット（以下、Ｂ
ＣＵと略記する）４と、割込インターフェイス（以下、
ＩＣＵと略記する）５とから成り，これらは、各種バス
や経路（１１、１０５〜１０８）にて接続される。ま
た、前記のＢＣＵ４は、コントロールバス１０１、デー
タバス１０２、及びアドレスバス１０３にて外部に接続
される。

【００２８】図２は、前記ＳＣＵ２を示すブロック図で
ある。プログラムバス１１には、ＣＰＵ１が実行すべき
命令が出力される。この命令は、プリデコーダ１２、ソ
ースアドレッシングコントロール回路（以下、ＳＡＣと
略記する）１３、デスティネーションアドレッシングコ
ントロール回路（以下、ＤＡＣと略記する）１４、及び
オペレーションコントロール回路（以下ＯＰＣ）１５に
入力される。

【００２９】上記のプリデコーダ１２は、入力された命
令コードに基づき、ソースアドレッシングの種類および
必要な情報と、デスティネーションアドレッシングの種
類および必要な情報と、命令の種類および必要な情報と
を解析する。これらの情報が１回で全て解析できないな
ら、続くコードを入力する制御を行う。そして、プリデ
コーダ１２は、上記の情報が前記のＳＡＣ１３、ＤＡＣ
１４、及びＯＰＣ１５に入力されるまで動作する。

【００３０】具体的には、プリデコーダ１２は、プログ
ラムバス１１から１コード分の命令を取り込み、入力し
たコードの内容によって、ＳＡＣ１３、ＤＡＣ１４、及
びＯＰＣ１５のセット内容を変更する。そして、例え
ば、１オペランド命令（ソースあるいはデスティネーシ
ョンのオペランドしか使用しない命令）であれば、ＳＡ
Ｃ１３若しくはＤＡＣ１４に対して“処理不要”の内容
をセットする。また、プログラムバス１１からの情報が
１コードで十分ではないとき、必要に応じて次のコード
を、ＳＡＣ１３、ＤＡＣ１４、又はＯＰＣ１５に入力す
る。その指示はプリデコーダ１２がコードの内容によっ
て出力する。場合によっては（長い命令コードの場合
等）、プリデコーダ１２自身が、さらに１コード以上読
み込む場合もあり得る。

【００３１】このように、プリデコーダ１２は、ＳＡＣ
１３、ＤＡＣ１４、及びＯＰＣ１５に、それぞれソース
アドレス生成に必要な情報、デスティネーションアドレ
ス生成に必要な情報、命令の種類と必要な情報をセット
する。そして、これが終わると処理選択回路２１が動作
する。

【００３２】前記のＳＡＣ１３、ＤＡＣ１４、及びＯＰ
Ｃ１５は、それぞれ前記プリデコーダ１２の指示及びプ
ログラムバス１１から供給される内容に基づき、メイン
デコーダ２０への入力形式に加工し、それを保持するよ
うになっている。また、ＳＡＣ１３、ＤＡＣ１４、ＯＰ
Ｃ１５は、第１セレクタ１６へそれぞれ保持した内容を
伝達できるようになっている。

【００３３】第１セレクタ１６は、上記の伝達される３
つの情報のうち１つを選択して出力する。選択を指示す
るのは、処理選択回路２１である。第１セレクタ１６の
出力内容は、ラッチ１７で保持されるようになってい
る。ラッチ１７の出力内容は、第２セレクタ１８に供給
される。

【００３４】第２セレクタ１８では、ラッチ１７の出力
内容に、処理選択回路２１の出力内容が加えられてメイ
ンデコーダ２０への最終的な入力形式が得られる。具体
的には、割込み要求の有無を検査して、割込み要求がな
い場合は、ラッチ１７の出力内容変化させずに出力す
る。一方、割込み要求がある場合は、ラッチ１７の出力
内容に強制的に割込み要求の内容を反映させて出力す
る。第２セレクタ１８で決定された最終的な内容は、バ
ッファ１９を経てメインデコーダ２０へと供給される。

【００３５】メインデコーダ２０は、入力された内容を
解析し、ＣＰＵ１内の各部を制御する信号を出力するよ
うになっている。この信号の一部は、プリデコーダ１２
に入力され、プリデコーダ１２が次のコードをプログラ
ムバス１１から入力するタイミングを知ることができる
ようになっている。また、前記信号の一部は、処理選択
回路２１に入力される。

【００３６】処理選択回路２１は、ＳＡＣ１３、ＤＡＣ
１４、及びＯＰＣ１５の情報のうちどれを選択するかの
指示を第１セレクタ１６に対し出すようになっている。
選択の方法は、基本的には、ＳＡＣ１３→ＤＡＣ１４→
ＯＰＣ１５の順序で行われるが、この順序を飛ばすこと
も行われる。具体的には、処理選択回路２１は、ＳＡＣ
１３及びＤＡＣ１４から、上記選択（順序飛ばし）のた
めの情報を受け取る。この情報は、ＳＡＣ１３またはＤ
ＡＣ１４においてセットされた内容が処理を飛ばされる
べき内容であるか否かを示す情報である。この情報を受
けて処理選択回路は、第１セレクタ１６を制御する。

【００３７】処理のスタートおよび次へ移行するための
指示は、メインデコーダ２０から出力される信号により
行われる。従って、新しい命令の処理がスタートする
と、基本的には、ＳＡＣ１３が最初に選択され、次に、
ＤＡＣ１４が選択され、その次にＯＰＣ１５が選択され
ることになるが、例えば、ＳＡＣ１３にセットされた内
容が処理を飛ばされるべき内容であれば、直ちにＤＡＣ
１４の出力が選択されることになる。

【００３８】ＥＸＵ３は、ＳＣＵ２からの信号を受け取
り、データの演算や一次記憶を行う機能を有する。ま
た、ＣＰＵ１外部とのデータのリード／ライトのために
ＢＣＵ４との間でデータの伝達を行うための経路１０
６、及び、ＥＸＵ３で生成したアドレスデータをＢＣＵ
４に伝達する経路１０５を有している。ＥＸＵ３は、Ｓ
ＣＵ２の指示により動作する。即ち、前述のメインデコ
ーダ２０の出力する信号が、ＥＸＵ３への動作指示信号
となる。

【００３９】ＢＣＵ４は、割り込み関連の制御を除き、
ＣＰＵ１と外部インターフェースとの間の制御を行う。
即ち、プログラムが格納された外部メモリとのアクセス
は、ＢＣＵ４がコントロールバス１０１、データバス１
０２、及びアドレスバス１０３を使って行う。ＣＰＵ１
にリードされたプログラムは、プログラムバス１１によ
ってＳＣＵ２とＥＸＵ３に転送される。ＥＸＵ３への転
送経路があるのは、プログラム内に即値のデータがあ
り、この即値データをＥＸＵ３に供給するためである。

【００４０】ＩＣＵ５は、ＣＰＵ外部からの割り込み要
求を受けて、その割り込みが有効であるか否かの判定
（マスク判定）などを行い、割り込みを受け付けられれ
ば、経路１０７によってＳＣＵ２に対して割り込み処理
動作を指示する。割り込み要求を受け付けるタイミング
は、ＳＣＵ２から経路１０８を経て供給される信号（後
述のＮＥＸＴＩ，ＮＥＸＴＳに相当する）によって設定
される。

【００４１】次に、上記ＣＰＵ１の動作を説明する。

【００４２】すべての命令と割り込み処理動作は、メイ
ンデコーダ２０にプログラムされていて、その処理の一
番最後に”次の命令に移る”という指示を出す。以下こ
の指示をＮＥＸＴＩと呼ぶ。ＮＥＸＴＩが出力されると
処理選択回路２１は、基本的には最初にＳＡＣ１３を選
択し、プリデコーダ１２はプログラムバス１１から１コ
ード分の命令を取り込む。このとき同時に、ＳＡＣ１
３、ＤＡＣ１４、及びＯＰＣ１５もプログラムバス１１
から同じコードを入力する。

【００４３】プリデコーダ１２は、入力したコードの内
容によって、ＳＡＣ１３、ＤＡＣ１４、及びＯＰＣ１５
のセット内容を変更する。例えば、１オペランド命令
（ソース或いはデスティネーションのオペランドしか使
用しない命令）であると、ＳＡＣ１３もしくはＤＡＣ１
４に“処理不要”の内容をセットする。このセットが終
わると処理選択回路２１が動作する。

【００４４】処理選択回路２１は、ＳＡＣ１３が“処理
不要”状態でない限り、ＳＡＣ１３を選択するよう第１
セレクタ１６に指示する。すると、ＳＡＣ１３の内容が
第１セレクタ１６を経て、ラッチ１７に伝えられて保持
される。そして、その内容は、処理選択回路２１の状態
（この場合においてはソースアドレス生成状態）を伝え
る信号とともに、第２セレクタ１８に送られる。割り込
み要求のない限り、第２セレクタ１８は送られてきた内
容をそのままバッファ１９に入力する。そして、上記内
容はバッファ１９を経てメインデコーダ２０に入力され
る。メインデコーダ２０は、処理選択回路２１からソー
スアドレス生成のステージであることと、ラッチ１７か
らアドレッシングの種類などのソースアドレス生成に必
要な情報（上記内容）の提供を受け、ソースアドレス生
成のプログラムに従って、ＥＸＵ３に指示を出す。

【００４５】ソースアドレス生成のプログラムが終了す
ると、メインデコーダ２０は、”次のステージに移行す
る”という信号を、処理選択回路２１に出力する。以
下、この信号をＮＥＸＴＦと呼ぶ。処理選択回路２１
は、ＮＥＸＴＦを受けて、ＤＡＣ１４が”処理不要”状
態でない限り、ＤＡＣ選択（デスティネーションアドレ
ス生成時であることを示す）状態へ移行する。処理選択
回路２１の指示により、第１セレクタ１６は、ＤＡＣ１
４を選択してその内容をラッチ１７に伝える。ラッチ１
７では、上記内容を保持する。そして、その内容は、処
理選択回路２１の状態（デスティネーションアドレス生
成時であることを示す）を伝える信号とともに第２セレ
クタ１８に送られる。割り込み要求のない限り、第２セ
レクタ１８は、送られてきた内容をそのままバッファ１
９に入力する。バッファ１９は、上記内容をメインデコ
ーダ２０へ入力する。メインデコーダ２０は、処理選択
回路２１からデスティネーションアドレス生成のステー
ジであることと、ラッチ１７からアドレッシングの種類
などデスティネーションアドレス生成に必要な情報（上
記内容）の提供を受け、デスティネーションアドレス生
成のプログラムに従って、ＥＸＵ３に指示を出す。

【００４６】デスティネーションアドレス生成のプログ
ラムが終了すると、メインデコーダは、前述のＮＥＸＴ
Ｆを処理選択回路２１に出力する。処理選択回路２１
は、ＮＥＸＴＦを受けて、ＯＰＣ選択（命令処理時であ
ることを示す）状態に遷移する。処理選択回路２１の指
示により、第１セレクタ１６は、ＯＰＣ１４の内容をラ
ッチ１７に伝える。上記内容はラッチ１７に保持され
る。そして、その内容は、処理選択回路２１の状態（命
令処理時であることを示す）を伝える信号とともに第２
セレクタ１８に送られる。割り込み要求のない限り、第
２セレクタ１８は、送られてきた内容をそのままバッフ
ァ１９へ入力する。バッファ１９は、上記内容をメイン
デコーダ２０へ入力する。メインデコーダ２０は、処理
選択回路２１から命令処理のステージであることと、ラ
ッチ１７から命令の種類など命令処理に必要な情報（上
記内容）の提供を受け、命令処理のプログラムに従っ
て、ＥＸＵ３に指示を出す。命令処理が終了すると、メ
インデコーダは、前述のＮＥＸＴＩを、処理選択回路２
１、及びプリデコーダ１２に出し、次の命令の最初へと
つながる。

【００４７】以上は、ＳＡＣ１３、及びＤＡＣ１４が
“処理不要”でない場合についての説明である。

【００４８】ここで、プリデコーダ１２によるセットの
結果、ＳＡＣ１３が“処理不要”となっていれば、処理
選択回路２１は、ＮＥＸＴＩを受けた後、直ちにＤＡＣ
選択状態になり、メインデコーダ２０は、デスティネー
ションアドレス生成のプログラムからスタートすること
になる。また、プリデコーダ１２によるセットの結果、
ＤＡＣ１４が“処理不要”となっていれば、ＳＡＣ選択
状態からＯＰＣ選択（命令処理）状態に遷移する。更
に、プリデコーダによるセットの結果、ＳＡＣ１３およ
びＤＡＣ１４が“処理不要”となっていれば、処理選択
回路２１は、ＮＥＸＴＩを受けた後、直ちにＯＰＣ選択
（命令処理）状態となり、メインデコーダ２０は、命令
処理のプログラムからスタートすることになる。

【００４９】次に、割り込み要求がある場合について説
明する。

【００５０】割り込み要求は、前述のＩＣＵ５から出力
される。一般的に、ＣＰＵ１は、命令の切れ目（新しい
命令に移るとき）にしか割り込みの受付を行わない。命
令処理の途中で割り込み処理が入ることはないので、こ
の実施例では、ＮＥＸＴＩが出力されたときのみＩＣＵ
５が最新の割り込み要求情報を、第２セレクタ１８に入
力するようにして、ＮＥＸＴＩの出ないときは前の割り
込み要求状態を保持するようＩＣＵ５は動作する。これ
で、命令の切れ目以外で割り込み要求信号が変化するこ
とがないので、命令処理の途中で割り込み処理が入るこ
とはない。

【００５１】なお、命令の中には一部特殊な命令があ
り、たとえば文字列（ストリングス）転送命令のよう
な、同じ処理を繰返し、その繰返し回数が（ＣＰＵ開発
時に）未定の命令は、命令の切れ目、すなわち処理終了
まで割り込み受付を待たせると、割り込み要求から受け
付けまでたいへん時間かかってしまうことがありえる。
これでは、ＣＰＵのリアルタイム性（即時性）が損なわ
れるので、このような命令に限り、繰り返される命令処
理ステージの間に割り込み検査を設けて、割り込み要求
があったなら、そこで命令処理の繰返しを打切り、割り
込み処理に入るのが、一般的な方法である。

【００５２】本実施例における上記特殊命令の割り込み
処理について説明する。

【００５３】メインデコーダ２０内の命令処理プログラ
ムで、命令を終了するか繰り返すかを判定し、命令を終
了するなら通常通りにＮＥＸＴＩを出力する。一方、繰
返しをするならもう一度命令処理ステージに戻る。そし
て、この繰り返しをするときは、割り込み要求元（ＩＣ
Ｕ５）に割り込み要求検査を指示する信号（以下ＮＥＸ
ＴＳと呼ぶ）を出力する。ＮＥＸＴＳが出力されたとき
は、ＮＥＸＴＩが出力されたときと同様に、ＩＣＵ５に
伝えられた最新の割り込み要求内容を第２セレクタ１８
に反映するが、ＮＥＸＴＩと異なり、次の命令に移行す
ることはない。即ち、割り込み要求が受け付けられて、
割り込み処理を行っても、命令は次に進んでいないの
で、割り込み処理ルーチンから復帰した後は、先の繰返
し命令から再開できる。

【００５４】以上のように、基本的に命令はすべてソー
スアドレス生成→デスティネーションアドレス生成→命
令処理の順序で処理されるようになっていて、その処理
が不要な場合のみ、その処理を飛ばして次にいくように
している。これは、処理選択回路２１が基本的には必ず
上記の順番通りにしか状態遷移をしないからである。そ
して、以上の説明から明らかなように、メインデコーダ
２０への入力情報やメインデコーダ２０内のプログラム
は独立しているため、上記３つの各状態間の関係に制限
されることなくソース／デスティネーションの組み合わ
せが可能となり、アドレッシングの直交性を確保できる
（アドレッシングの組み合わせによる制約が無くな
る）。また、それぞれのプログラムも組み合わせの制限
を受けないため、プログラム開発が容易になる。

【００５５】また、処理不要の場合、処理選択回路２１
が不要な処理の状態にならず、直接次の状態に推移する
機能を持つため、時間的に効率よく処理が進む。

【００５６】（実施例２）以下、本発明の他の実施例に
ついて説明する。

【００５７】図３は、本実施例におけるＥＸＵ３の構成
の一部を示すブロック図である。ＥＸＵ３は、内部バス
１０９、演算実行部３０、汎用レジスタ３１、データア
ウトプットラッチ（以下、ＤＯＬと略記する）３２、デ
ータインプットラッチ（以下、ＤＩＬと略記する）３
３、及び即値用データラッチ（以下、ＩＤＬと略記す
る）３４を備える。

【００５８】前記の内部バス１０９は、複数存在しても
よいが、説明の簡略化のため、図３中では単数としてい
る。

【００５９】演算実行部３０は、ＡＬＵなどから成り、
内部バス１０９からデータを読み込み、演算結果をデー
タバス１０９に出力する。

【００６０】汎用レジスタ３１は、演算するためのデー
タを格納したり、演算結果を格納したりする。

【００６１】ＤＯＬ３２は、演算結果をＣＰＵ１の外部
にある記憶装置にライトするときに当該演算結果をＢＣ
Ｕ４へ受け渡す窓口となるラッチであり、経路１０６へ
演算結果を出力する。

【００６２】ＤＩＬ３３は、ＤＯＬ３２とは逆の動作を
行うものであり、ＢＣＵ４がＣＰＵ１の外部にある記憶
装置からリードしたデータを、ＢＣＵ４から受け取る窓
口となるラッチであり、経路１０６からデータを受け取
る。なお、ＤＩＬ３３には、ソース用（以下、ＤＩＬＳ
と略記する）とデスティネーション用（以下、ＤＩＬＤ
と略記する）とがある。

【００６３】前記の経路１０６とＤＯＬ３２又はＤＩＬ
３３との間のデータのやりとりは、ＢＣＵ４にて制御さ
れる。具体的には、ライト時において、ＢＣＵ４がデー
タライトを行えるようになったら、ＤＯＬ３２から経路
１０６を経てＢＣＵ４へデータ転送を行い、また、リー
ド時において、ＢＣＵ４がデータリードを完了したな
ら、経路１０６を経てＤＩＬ３３へデータ転送する。

【００６４】ＩＤＬ３４は、プログラム中にある即値デ
ータをＥＸＵ３に伝えるための窓口となるラッチであ
り、プログラムバス１１からデータを受け取る。

【００６５】なお、内部バス１０９にとってみれば、演
算実行部３０及び汎用レジスタ３１ついては入出力、Ｄ
ＯＬ３２については出力、ＤＩＬ３３及びＩＤＬ３４に
ついては入力の関係となる。

【００６６】図４は、オペランド自動選択回路（以下、
ＯＡＣと略記する）と他の回路との関係を示すブロック
図である。このＯＡＣ４０は、ＳＡＣ１３及びＤＡＣ１
４の状態を監視し、メインデコーダ２０からの信号と前
記ＳＡＣ１３及びＤＡＣ１４の状態に応じて、汎用レジ
スタ３１、ＤＩＬ３２、ＤＯＬ３３、及びＩＤＬ３４と
内部バス１０９とのデータ入出力を制御する。

【００６７】ＳＡＣ１３からＯＡＣ４０へ伝達される”
状態”とは、ソースオペランドアドレッシングの内容
が、”即値データ”であるか、”メモリ上のデータ”で
あるか、”レジスタ”であるか、である。後述するよう
に、”処理不要”状態は、”レジスタ”と共通である。
ＤＡＣ１４からＯＡＣ４０へ伝達される”状態”とは、
デスティネーションオペランドアドレッシングの内容
が、”メモリ上のデータ”であるか、”レジスタ”であ
るか、である。後述するように、”処理不要”状態
は、”レジスタ”と共通である。

【００６８】また、メインデコーダ２０からの信号には
３種類あり、”ソースデータを内部バスに出力せよ”と
いう信号（以下、ＳＤと略記する）、”デスティネーシ
ョンデータを内部バスに出力せよ”という信号（以下、
ＤＤと略記する）、”内部バスのデータをデスティネー
ションオペランドへ格納せよ”という信号（以下、ＤＤ
Ｗと略記する）である。

【００６９】以下、ＯＡＣ４０の動作について説明す
る。

【００７０】ソースオペランドには、大きく分けて、
“即値データか、“メモリ上のデータ”か、”レジスタ
内のデータ”かの３通りがある。ソースアドレス算出状
態（ＳＡＣ選択状態）では、アドレッシングが”即値”
なら、プログラム中の即値データをＩＤＬ３４へ格納す
る。アドレッシングが”メモリ上”なら、アドレスを計
算し、必要なら目的のデータをメモリから読み出してＤ
ＩＬ（ＤＩＬＳ）３３へ格納する。アドレッシングが”
レジスタ”なら、ソースアドレス算出状態では何もしな
い。つまり、”レジスタ”とソースオペランドが存在し
ない”処理不要”とは等しい。

【００７１】デスティネーションオペランドには、大き
く分けて、”メモリ上のデータ”か、”レジスタ内のデ
ータ”かの２通りがある。デスティネーションアドレス
算出状態（ＤＡＣ選択状態）では、アドレッシングが”
メモリ上”なら、アドレスを計算し、必要なら目的のデ
ータをメモリから読み出してＤＩＬ（ＤＩＬＤ）３３へ
格納する。アドレッシングが”レジスタ”なら、デステ
ィネーションアドレス算出状態では何もしない。つま
り、”レジスタ”とデスティネーションオペランドが存
在しない”処理不要”とは等しい。

【００７２】以上のセッティングは、実施例１で説明し
たように、プリデコーダ１２が設定する。

【００７３】ＯＡＣ４０は、メインデコーダ２０から前
記信号ＳＤ，ＤＤ，ＤＤＷＳを入力し、以下の表１に示
すように、汎用レジスタ３１及びラッチ３２〜３４をコ
ントロールする。

【００７４】

【表１】

【００７５】メインデコーダ２０がＳＤ，ＤＤ，ＤＤＷ
を出力するのは、命令処理状態（ＯＰＣ選択状態）であ
る。この状態ではソースアドレッシングの内容に関わら
ず、ＳＤ信号のみで、ソースデータを内部バスに呼びだ
すことができる。同様にＤＤ信号のみでデスティネーシ
ョンデータを内部バスに呼びだすことができる。同様に
ＤＤＷ信号のみで内部バス上のデータを、デスティネー
ションオペランドに格納できる。

【００７６】これにより、命令処理のマイクロプログラ
ムにおいては、オペランドアドレッシングがどのような
種類であっても、ＳＤ，ＤＤ，ＤＤＷを用いた１通りの
プログラム記述にて実現できる。

【００７７】また、”レジスタ”アドレッシングをアド
レッシングにかかる時間をゼロとしながら、命令処理状
態で他のアドレッシングと全く同じ扱いにできるため、
スピードを犠牲にすることなくマイクロプログラムでき
る。

【００７８】また、オペランドが存在しないとき、ＳＡ
ＣやＤＡＣの状態を”レジスタ”アドレッシングの状態
と共通にすることで、”レジスタアドレッシング”の状
態と”オペランド存在せず”の状態の２通りを設けなく
て済む。

【００７９】

【発明の効果】以上のように、本発明によれば、アドレ
ッシングに制約がなく、命令実行がスムースに行われ、
マイクロプログラムを小さいサイズに抑えることができ
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の中央演算処理装置を示すブロック図で
ある。

【図２】本発明の中央演算処理装置のシーケンシャルコ
ントロールユニット（ＳＣＵ）を示すブロック図であ
る。

【図３】本発明の第２実施例における中央演算処理装置
の実行部（ＥＸＵ）を示すブロック図である。

【図４】本発明の第２実施例における中央演算処理装置
のオペランド自動選択回路（ＯＡＣ）と他の回路との関
係を示すブロック図である。

【符号の説明】

１中央演算処理装置（ＣＰＵ）２シーケンシャルコントロールユニット（ＳＣＵ）３実行部（ＥＸＵ）４割込インターフェース（ＩＣＵ）５バスコントロールユニット（ＢＣＵ）１１プログラムバス１２プリデコーダ１３ソースアドレッシングコントロール回路（ＳＡ
Ｃ：第１回路）１４デスティネーションアドレッシングコントロール
回路（ＤＡＣ：第２回路）１５オペレーションコントロール回路（ＯＰＣ：第３
回路）１６第１セレクタ１７ラッチ１８第２セレクタ１９バッファ２０メインデコーダ２１処理選択回路４０オペランド自動選択回路

Claims

(57)【特許請求の範囲】

【請求項１】命令コードの内容からソースオペランド
アドレッシングの情報のみをメインデコーダへの入力情
報として保持する第１回路と、命令コードの内容からデ
スティネーションオペランドアドレッシングの情報のみ
をメインデコーダへの入力情報として保持する第２回路
と、命令コードの内容からオペランドアドレッシングの
情報を除く命令処理の情報をメインデコーダへの入力情
報として保持する第３回路と、命令コードの内容を解析
して前記第１回路と第２回路と第３回路の状態を制御す
るプリデコーダと、前記第１乃至第３回路に保持された
情報のうちどの情報をメインデコーダに入力するかを選
択する第１セレクタと、第１セレクタによる選択を１つ
の命令につき基本的には第１回路、第２回路、第３回路
の順序とし、現在の選択状態から次の選択状態に移行す
るタイミングをメインデコーダからの信号に基づいて設
定し、第１回路又は第２回路の状態が“処理不要”を示
すとき、当該“処理不要”の回路の選択をせずに次の回
路選択状態をとるように第１セレクタを制御する処理選
択回路と、前記第１乃至第３回路からの情報を得て中央
演算処理装置内部の各回路を制御するメインデコーダと
を備えたことを特徴とする中央演算処理装置。
【請求項２】前記第１セレクタにより選択された情報
を保持する手段を備えたことを特徴とする請求項１に記
載の中央演算処理装置。
【請求項３】前記第１セレクタにより選択された情報
と、割込み要求の情報のうちいずれかを選択して前記メ
インデコーダに出力する第２セレクタを備えたことを特
徴とする請求項１又は請求項２に記載の中央演算処理装
置。
【請求項４】前記メインデコーダに前記処理選択回路
の状態を入力するようにした請求項１乃至請求項３のい
ずれかに記載の中央演算処理装置。
【請求項５】データ転送用の内部バスと、この内部バ
スとの間でデータの入出力を行うレジスタと、中央演算
処理装置の外部へ書き込むデータを前記内部バスから入
力して一時保持する第１保持回路と、中央演算処理装置
の外部から読み込んだデータを一時保持して前記内部バ
スへ送出する第２保持回路と、プログラム中にある演算
データとしての”即値”のデータを一時保持して前記内
部バスへ送出する第３保持回路と、前記メインデコーダ
からの信号と第１回路および第２回路の状態とに基づ
き、前記レジスタ、第１保持回路、第２保持回路、及び
第３保持回路を制御するオペランド自動選択回路とを備
えたことを特徴とする請求項１乃至請求項４のいずれか
に記載の中央演算処理装置。
【請求項６】前記第１回路の状態を前記処理選択回路
へ伝える内容として、ソースオペランドが”レジスタ”
である場合とソースオペランドが存在しない場合とを等
価とし、前記第２回路の状態を前記処理選択回路へ伝え
る内容として、デスティネーションオペランドが”レジ
スタ”である場合とデスティネーションオペランドが存
在しない場合とを等価とするようになっていることを特
徴とする請求項５に記載の中央演算処理装置。
【請求項７】前記第１回路の状態を前記オペランド自
動選択回路へ伝える内容として、ソースオペランドが”
レジスタ”である場合とソースオペランドが存在しない
場合とを等価とし、前記第２回路の状態を前記オペラン
ド自動選択回路へ伝える内容として、デスティネーショ
ンオペランドが”レジスタ”である場合とデスティネー
ションオペランドが存在しない場合とを等価とするよう
になっていることを特徴とする請求項５に記載の中央演
算処理装置。