JP2001504959A - Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ - Google Patents

Abstract

(57)【要約】 ８ビットＲＩＳＣベースのマイクロコントローラ（１０）は、汎用８ビット算術論理演算装置ＡＬＵ（ＡＬＵ−１）に加えて専用算術演算論理装置ＡＬＵ（ＡＬＵ−２）を有する８ビットレジスタファイルを含む。レジスタファイルはさらに、アドレス指定を方向づけるための論理１６ビットレジスタを設けるためレジスタ（１００）の対を組合せるための手段を含む。専用ＡＬＵ（ＡＬＵ−２）はレジスタ対に対し特定の算術機能を与え、それによってこれがなかったならば汎用レジスタ８ビットＡＬＵ（ＡＬＵ−１）に課されたであろう計算作業を緩和する１６ビットＡＬＵである。この発明のさらなる特徴は、ページングレジスタ（ＲＡＭ Ｘ、ＲＡＭ Ｙ、ＲＡＭ Ｚ）を含むことで、ページングレジスタは論理１６ビットレジスタの内容と組合され、さらにアドレス指定範囲が広くなる。この発明の８ビットマイクロコントローラのまたさらなる特徴は、単一の命令によつてレジスタファイル内の任意のビット位置からおよび任意のビット位置へ直接読出および書込するための手段である。これによって従来のマイクロコントローラにおいて必要であったさまざまなロード、シフトおよび／またはマスキング動作を行なう必要性がなくなる。

Description

【発明の詳細な説明】 ＲＩＳＣアーキテクチャを有する８ビットマイクロコントローラ 発明の分野 この発明は、マイクロコントローラ一般に関し、特に、より少数の命令セット を実行するマイクロコントローラに関する。 背景技術 現在のサブミクロンＣＭＯＳ技術では、複雑なメモリおよび周辺論理の実現の ために十分なシリコン面積を残しつつ、複雑なマイクロコントローラアーキテク チャをチップ上に集積することが可能である。３２ビットおよび６４ビットのハ イエンドＲＩＳＣマシンにおいて最も一般に使用されている設計アーキテクチャ および方法論は、低コストの８ビットマイクロコントローラシステムにおいても 効率的に利用および応用できる。このようなパワフルでありながらも費用対効果 のよいマイクロコントローラにより、システムの全体としての集積度は上昇し続 けている。ハードウェアアーキテクチャにおいてより効率的なプログラムを実行 することができ、より多くのハードウェア機能を集積することができる。 近年、ＲＩＳＣアーキテクチャは人気を増している。最も目立つのは、アップ ル・コンピュータ、ＩＢＭおよびモトローラが共同開発したパワ−ＰＣ（登録商 標）である。ＲＩＳＣプロセッサを定義する特徴についての合意は存在しないも のの、さまざまなＲＩＳＣアーキテクチャ間には共通した特徴がある。すなわち 、（１）ほとんどの命令が１サイクル内に実行される。（２）別個の簡単なロー ド／ストア命令がしばしば２サイクル内に実行される。（３）命令のデコーディ ングが典型的にはマイクロコーディングされるのではなくハードワイヤードで構 成され、実行時間が高速になっている。（４）ほとんどの命令は固定フォーマッ トを有しそのため命令のデコーディングが簡素になっている。（５）命令セット が小さくアドレス指定モードが少ない。（６）データ経路が高度にパイプライン 化されており、処理の平衡性の程度が高い。（７）より低速のシステムＲＡＭへ の およびそこからの過剰なデータ転送を回避するための大きな高速レジスタの組（ レジスタファイルとしても知られる）。 半導体製造業者数社がマイクロコントローラを製造している。たとえばテキサ ス・インスツルメンツ社は８ビットマイクロコントローラであるＴＭＳ３７０Ｃ ｘ１ｘシリーズを提供する。これらのマイクロコントローラはＲＩＳＣアーキテ クチャを用いていないが、ＲＡＭとしてもまたは汎用レジスタの組としても使用 できるＲＡＭ（１２８バイトまたは２５６バイト）を設けている。モトローラ社 は、テキサス・インスツルメンツ社の装置に似た２目的ＲＡＭを用いる８ビット マイクロコントローラのＭＣ６８０５ファミリーを提供する。マイクロチップ・ テクノロジー社はマイクロコントローラ、ＰＩＣ１６Ｃ５Ｘファミリーを提供す る。これらのマイクロコントローラは、データとプログラム命令とが別個のメモ リおよびバスを有する、２つのバスのあるハーバードアーキテクチャを使用する 。ＰＩＣ１６Ｃ５ＸはシステムＲＡＭと共有されるレジスタファイルを用いる。 ＰＩＣ１６Ｃ５Ｘは１レベル命令パイプライン方式を使用する。つまり、１つの 命令が実行されている間に、次の命令がプログラムメモリからプリフェッチされ る。ＲＡＭはレジスタとしては２倍なので、内部レジスタの組は現実にはない。 すべてのメモリはスタティックＲＡＭとして存在するため、レジスタ動作に関係 する性能が低下する。 上述のように、設計サイクルが速いことは、マイクロコントローラの設計にお いて重要な関心事である。コンピュータベースのシステムにおいてソフトウェア が果たす役割が重要であることは疑いがない。したがって、マイクロコントロ一 ラ設計の利便性は、プログラマーとハードウェア設計者との仕様のインターフェ イスすなわちマイクロコントローラの命令セットに直接関係する。いかなる計算 可能な機能も合理的な量のプログラムスペース内で実現できなければならないと いう点で、命令セットは完全でなければならない。命令セットは頻繁に使用され る機能が比較的少数の命令で実現可能でなければならないという点で効率的でな ければならない。 したがって、アプリケーションソフトウェアの開発者に完全かつ効率的な命令 セットを提供するマイクロコントローラ設計を提供することが望ましい。 発明の概要 この発明は８ビットＲＩＳＣアーキテクチャを有するコントローラである。８ ビットのデータバスが、ＲＡＭメモリストア、レジスタファイル、汎用８ビット 算術論理演算装置（ＡＬＵ）および状態レジスタの間のデータ経路を提供する。 マイクロコントローラはハーバードアーキテクチャを実現し、ＲＡＭストアとは 別個にプログラムメモリストアを、そして、データバスとは別個にプログラムデ ータバスを備える。 レジスタファイルは複数の８ビットレジスタを含む。レジスタファイル中のレ ジスタのいくつかは論理１６ビットレジスタを提供するよう組合せることができ る。論理１６ビットレジスタは効率的なアドレス計算を行ない、データメモリお よびプログラムメモリに対する間接的アドレスボインタとして使用される。デー タメモリ用であるにせよまたはプログラムメモリ用であるにせよ、１６ビットの アドレススペースはプログラムアドレススペースおよびデータアドレススペース の両方を増加させることによって、マイクロコントローラの柔軟性および利便性 を著しく向上させる。この発明の好ましい実施例においては、レジスタファイル は３つの個別の論理１６ビットレジスタとしてアクセスされ得る（すなわち読出 ／書込され得る）３対の８ビットレジスタを備える。 さらに１６ビットアドレス指定の利点を高めるため、レジスタファイル専用の 特別な第２の算術論理演算装置が利用される。第２のＡＬＵは１６ビットの加算 器を含み、論理１６ビットレジスタに対し１６ビット算術演算を行なう。第２の ＡＬＵは１６ビットの結果を論理１６ビットレジスタにストアし直すことができ る。さらに、この１６ビットの結果はアドレスとして機能し得る。したがって、 汎用８ビットＡＬＵの負荷を増やしたりそれによって装置の動作速度を減じたり することなく、第２のＡＬＵの存在によって、効率的な１６ビットアドレス計算 が行なわれる。 レジスタファイル内に設けられる論理１６ビットレジスタのさらなる拡張は、 ８ビットＲＡＭページングレジスタの使用である。ＲＡＭページングレジスタの ８ビットは、論理１６ビットレジスタの１６ビットと論理的に連結されており、 論理２４ビットアドレスを提供する。この特徴によって、基本的には８ビットの 設計である基礎アーキテクチャを持つマイクロコントローラにかつてないアドレ ス指定範囲が与えられる。特に、ページングレジスタはメモリを６４Ｋ（６４＊ １０２４）バイトのページ、２５６ページのＲＡＭとして形成し、６４Ｋページ 各々がページングレジスタにより参照される。この発明の好ましい実施例におい ては、レジスタファイルにより設けられる３つの論理１６ビットレジスタ各々に 対し１つずつ３つのページングレジスタがある。 レジスタファイルのレジスタ内の任意のビット位置へおよびビット位置からの １ビットのデータの転送をビットストアが可能にする。好ましい実施例において は、ビットストアは状態レジスタ内に位置付けられる。このビット転送特徴によ り、これ以外の場合には時間のかかる数多くのレジスタシフト動作を行なう必要 なくレジスタのビット位置を直接操作することができる。多くのマイクロコント ローラ応用例において典型的であるように、１バイトのデータに含まれる個別の ビットは他のビットとは独立した意義を有する。従来の技術のマイクロコントロ ーラの命令セットは典型的にはレジスタの左シフトおよび右シフトのためのシフ ト命令を含む。したがってレジスタの所定のビット位置のビットへのアクセスは 、ビットを右または左のいずれかにシフトさせることにより達成される。これは 、原データの保存が必要ならばレジスタの内容をセーブすることが必要となる、 破壊動作である。加えて、この動作は、時間がかかり、実現するためにはいくつ かのプログラム命令が必要である。この発明のビット転送動作は、任意のビット 位置にアクセスするための、より時間効率がよく、使うスペースが少ない手段を 提供する。 桁上げ比較命令は、レジスタファイルに含まれる８ビットレジスタを１６ビッ トにエンハンスする。命令セットのこの特徴は、８ビット環境において１６ビッ トの量の比較を実現するための効率的な方法を提供し、それによってさらにこの 発明の８ビットマイクロコントローラの利便性を高める。 図面の簡単な説明 図１はこの発明のマイクロコントローラの概略的なレイアウトを示す図である 。 図２Ａから図２Ｃは図１のマイクロコントローラ内で使用されるレジスタファ イルの内部概略図である。 図３Ａおよび図３Ｂは図２Ａから図２Ｃに示すレジスタファイル内のレジスタ の構成を示す図である。 図４Ａおよび図４Ｂはこの発明のビットストア機構を示す図である。 図５はこの発明によるページングレジスタを使用する２４ビット論理アドレス の形成を示す図である。 図６は図５に示すページングレジスタを組入れた図１のマイクロコントローラ の図である。 発明を実施するためのベストモード 図１を参照し、この発明のマイクロコントローラ１０が８ビットデータバス１ ２構造のまわりに設計される。データバスは、マイクロコントローラに含まれる さまざまな構成要素に対しデータ経路を提供する。オンボードＳＲＡＭは汎用デ ータストアとして役立つ。ＳＲＡＭとは別個の８ビットレジスタファイル（REGI STER FILE）がマイクロコントローラ用の高速８ビットメモリストアの組を提供 する。 レジスタ内にストアされるデータに対して算術計算を行なうために、汎用算術 論理演算装置ＡＬＵ−１がレジスタファイルに結合される。ＡＬＵ−１の出力は ８ビットデータバス１２および状態レジスタ（STATUS REGISTER）の両方に結合 される。状態レジスタに含まれるさまざまな状態ビットは、ＡＬＵ−１の結果に 応じてセットされる。状態レジスタに含まれる典型的なビットは、キャリーフラ グ、ゼロフラグ、負フラグ、２つの補数のオーバフローインジケータ、負フラグ と２つの補数のオーバフローフラグとの排他的論理和に等しい符号ビットおよび 割込許可ビットを含むが、これらに限定されない。状態レジスタは、状態ビット への読出／書込アクセスを可能にするよう、データバス１２に結合される。デー タバス１２に結合される付加的な構成要素は、サブルーチンの呼出／リターンお よび割込処理のために使用されるスタックポインタ（STACK POINTER）、タイマ 、割込回路、タイミングおよび制御回路、ＥＥＰＲＯＭ、およびＵＡＲＴを含む 。ポートドライバ（PORT DRIVERS）により駆動されるＩ／Ｏデータレジスタ（I/ O DATA REGISTERS）は、マイクロコントローラに対するＩ／Ｏ経路１８を提供する 。 直接アドレスバス１６は、プログラムの実行中にＳＲＡＭロケーションおよび レジスタファイルへの直接アクセスを提供する。間接アドレスバス１４は間接ア ドレス指定を行なう。間接アドレスバス１４はレジスタファイルからアドレスを 受取るための手段、すなわち、アドレスをＳＲＡＭまたはプログラムカウンタ（ PROGRAM COUNTER）に伝送するためレジスタファイルを間接アドレスバス１４に 結合するバスインターフェイス１４’を含む。 マイクロコントローラ１０の命令実行構成要素は、プログラムメモリ（PROGRA M MEMORY）に結合されるプログラムカウンタを含む。プログラムカウンタにより 指定されたプログラム命令はプログラムメモリからフェッチされ命令レジスタ（ INSTRUCTION REGISTER）に与えられる。命令レジスタから、プログラム命令が命 令デコーダ（INSTRUCTION DECODER）によりデコードされさまざまな制御信号が 発生される。制御信号は、制御ライン（CONTROL LINE）によってマイクロコント ローラ１０の他の構成要素へ運ばれ、デコードされたプログラム命令によって動 作が行なわれる。命令実行構成要素を結合するバスは集合的にプログラムバスと 呼ばれる。データストアとは別個のプログラムメモリストアの配置およびデータ バス１２とは別個のプログラムバスの使用は、一般にハーバードアーキテクチャ と呼ばれる。 前述のように、レジスタファイルは複数の８ビットレジスタからなる。この発 明の好ましい実施例においては、３２個の８ビットレジスタがある。しかし、レ ジスタファイル内のレジスタがより多くてもまたはより少なくてもマイクロコン トローラが同様に良好に動作するであろうということが指摘される。汎用算術論 理演算装置ＡＬＵ−１は８ビットの演算子であり、レジスタファイルから選択さ れたレジスタの間で８ビットの算術演算を行なう。ＡＬＵ−１の出力はレジスタ ファイル内のレジスタへとデータバス１２を介して送り返され得る。以下にさら に詳細に説明するように、８ビットレジスタのいくつかは対にして組合されるこ とができ、それによって論理１６ビットレジスタが提供される。好ましい実施例 においては、図１に示すように、３対の８ビットレジスタが３つの論理１６ビッ トレジスタＸ、Ｙ、Ｚを提供する。 図２Ａを参照し、この発明のレジスタファイルは、３２個の８ビットレジスタ Ｒ０からＲ３１を備えるレジスタ回路１００を含む。以下に説明するように、レ ジスタ回路１００は最後の６つのレジスタＲ２６からＲ３１を３対の論理１６ビ ットレジスタＲ２７／Ｒ２６（Ｘ）、Ｒ２９／Ｒ２８（Ｙ）、Ｒ３１／Ｒ３０（ Ｚ）として準備できる。２つの１６ラインデータバス１０２および１０４からな る共通バスインターフェイスは、それぞれレジスタに対しデータ入力バスおよび データ出力バスを提供する。 レジスタファイルの備える１６ビットレジスタはＳＲＡＭおよびプログラムス ペースのアドレス指定のための間接アドレスレジスタポインタとして使用される 。この場合、ポストインクリメントおよびプリデクリメントなどの特定の１６ビ ット算術演算が、アドレス計算のために必要とされる。１６ビットレジスタに対 して１６ビットの算術演算を行なうためにＡＬＵ−１を使用することも可能であ るが、このような動作はＡＬＵ−１が８ビット設計であるためかなり非効率的で あろう。 したがって、図２Ａに示すレジスタファイルは、論理１６ビットレジスタにか かわる１６ビット計算を容易にするためレジスタファイルに専用される第２の算 術論理演算装置ＡＬＵ−２を含む。算術論理演算装置ＡＬＵ−２は１６ビット設 計であり、間接アドレスポインタに典型的に必要とされる特定の演算を行なうよ うカストマイズされる。ＡＬＵ−２は、レジスタファイルのデータ出力バス１０ ４により与えられる第１の入力を有する。ＡＬＵ−２はセレクタ１１０により与 えられる第２の入力を有する。セレクタ１１０は、３つの選択肢の中から１つの 数値を選択する。すなわち、数値−１、数値＋１および定数Ｖである。ＡＬＵ− ２の出力はデータ入力バス１０２を通じてＸ、Ｙ、Ｚレジスタへと送り返され、 レジスタの内容の更新が可能にされる。ｍｕｘ１１４はレジスタファイルのバス インターフェイス１４’に結合される。ｍｕｘ１１４の１入力はＡＬＵ−２の出 力に結合され、一方、ｍｕｘの第２の入力はデータ出力バス１０４に結合される 。この構成によって、ｍｕｘ１１４は、ＡＬＵ−２またはレジスタ回路１００の いずれかから選択的にデータを出力することができる。 以下に挙げる制御信号は、上に説明したレジスタファイルの特徴である動作に 関係する。これらの信号は、ＡＤＤ ＥＮＡＢＬＥ、ＳＵＢ ＥＮＡＢＬＥ、Ｍ ＵＸ ＳＥＬＥＣＴ、Ｖ ＳＥＬＥＣＴ、Ｖ₅〜Ｖ₀、ＩＮＣＲ ＳＥＬＥＣＴ、 およびＤＥＣＲ ＳＥＬＥＣＴを含む。これらの信号は、命令デコーダ（INSTRU CTION DECODER）から発するさまざまな制御ライン（CONTROL LINE）により運ば れる。これらの制御信号に関してのレジスタファイルの動作を、この発明のマイ クロコントローラのプログラム命令に関して以下に説明する。 図２Ａに示すレジスタ回路１００の内部構成を図３Ａのブロック図に示す。こ の発明の一実施例において、３２個のレジスタＲ０〜Ｒ３１が設けられ、その各 々が８ビットの出力ライン１２１の組と８ビットの入力ライン１２３の組とを有 する。実際に設けられるレジスタの数はこの発明の本質部分ではない。１組のラ ッチ１２０〜１２６が、レジスタへのおよびレジスタからのデータを選択的にラ ッチするよう結合される。これらのラッチは、図２Ａに示す共通バスインターフ ェイス１０２、１０４の入カデータビットｂｉ₁₅…ｂｉ₀および出力データビッ トｂｏ₁₅…ｂｏ₀を与える。８ビットレジスタＲ０〜Ｒ３１の間でのデータ転送 は、それぞれビットｂｉ₇−ｂｉ₀およびｂｏ₇−ｂｏ₀としてデータ入力ラッチ１ ２２およびデータ出力ラッチ１２６を通じて行なわれる。 論理１６ビットレジスタＸ、Ｙ、Ｚについては、付加的なデータ入力ラッチお よびデータ出力ラッチ１２０および１２４が設けられる。Ｘレジスタはレジスタ 対Ｒ２７：Ｒ２６からなり、Ｙレジスタはレジスタ対Ｒ２９：Ｒ２８からなり、 Ｚレジスタはレジスタ対Ｒ３１：Ｒ３０からなる。データ出力ラッチ１２０およ び１２２は、共通バスインターフェイス１０２および１０４の出力ビットｂｏ₁₅ 〜ｂｏ₀に１６ビットレジスタの１つの内容をラッチし、一方、データ入力ラッ チ１２４および１２６は入力ビットｂｉ₁₅〜ｂｉ₀に現われるデータをラッチす る。データ出力ラッチ１２０は、上位バイトレジスタＲ２７、Ｒ２９およびＲ３ １の出力ライン１２１へ結合される。同様に、データ出力ラッチ１２２は下位バ イトレジスタＲ２６、Ｒ２８およびＲ３０の出力ライン１２１に結合される。デ ータ入力ラッチ１２４および１２６は同様の態様で結合され、すなわち、データ 入力ラッチ１２４は上位バイトレジスタＲ２７、Ｒ２９およびＲ３１の入力ライ ン１２３に結合され、一方データ入力ラッチ１２６は下位バイトレジスタＲ２６ 、Ｒ ２８およびＲ３０の入力ライン１２３に結合される。 以下の制御信号は、レジスタ回路１００の上に説明した特徴を持つ動作に関連 する。信号は、ＤＡＴＡ１６＿ＩＮ、ＤＡＴＡ１６＿ＯＵＴ、ＤＡＴＡ８＿ＩＮ 、ＤＡＴＡ８＿ＯＵＴ、ＲＯ ＳＥＬＥＣＴ〜Ｒ３１ ＳＥＬＥＣＴ、Ｘ ＳＥ ＬＥＣＴ、Ｙ ＳＥＬＥＣＴ、およびＺ ＳＥＬＥＣＴを含む。これらの制御信 号に関連してのレジスタ回路１００の動作を、この発明のマイクロコントローラ のプログラム命令に関連して以下に説明する。 次にこの発明の８ビットマイクロコントローラの他の特徴について説明する。 レジスタの任意のビット位置にロードまたはストアするための従来技術はレジス タのシフト動作および／またはレジスタのマスキング動作を必要とし、そのため にコードの効率が落ち、コードサイズが大きくなっていったことが、上述の説明 から思い出される。さらにこれは破壊動作であって、もし原データを保存したい のであればレジスタの内容をセーブする必要がある。 この発明のレジスタファイルの内部構成の他の図について図４Ａを参照し、レ ジスタＲ０〜Ｒ３１からビットへの任意のアクセスを提供するレジスタファイル 内の付加的な構成要素について詳細に説明する。論理的には各レジスタは１：８ マルチプレクサ１３０を有し、マルチプレクサの８つの出力は各々レジスタ内の ビットに結合される。したがって、ビットをｍｕｘ１３０の１ビット入力にラッ チし、ｍｕｘ入力をその８個の出力の１つに転送することによって、レジスタ内 の任意のビット位置にビットをロードすることができる。各レジスタはさらに、 ８：１ｍｕｘ１３２を有し、その８個の入力は各々レジスタ内のビットに結合さ れる。したがって、所望のビットに対応するｍｕｘの入力を選択することで、レ ジスタの任意のビット位置をコピーできる。 続いて、レジスタファイルは論理的に１：３２ｍｕｘ１３４と３２：１ｍｕｘ １３６とを含む。まず１：３２ｍｕｘ１３４について考える。このｍｕｘは８ビ ットデータバス１２からの１ビット入力を有する。入力は３２個の出力のいずれ か１つに転送できる。３２個の出力の各々は１：８ｍｕｘ１３０の１つの入力に 結合され、それによって、データバス１２からレジスタファイル内のレジスタＲ ０からＲ３１のうちいずれかの中のいずれかのビット位置への経路が提供される 。 次に１：３２ｍｕｘ１３６について考える。８：１ｍｕｘ１３２の各々の出力は ｍｕｘ１３６の３２個の入力の１つに結合される。ｍｕｘ１３６の１ビット出力 は、データバス１２に結合され、これによって、レジスタＲ０−Ｒ３１のいずれ かの中のいずれかのビット位置からデータバスへのデータ経路が提供される。 図４Ａに示す状態レジスタは、ビットを転送するためのＴビットとして知られ る１ビットのデータを受取りかつ保持するためのビット位置を含む。状態レジス タは８ビットデータバス１２に結合され、そのさまざまなビットへの読出／書込 アクセスを提供する。特に、Ｔビット位置は、データバスを通じて３２：１ｍｕ ｘ１３６から１ビットのデータを受取るかまたはデータバスを通じて１：３２ｍ ｕｘ１３４へ１ビットのデータを転送するかのいずれかのために、１：３２ｍｕ ｘ１３４および３２：１ｍｕｘ１３６に関連して制御される。 以下の制御信号は、図４Ａに示すレジスタファイルの特徴を持つ動作に関連す る。これらの信号は、ＢＳＴ ＲＥＧＩＳＴＥＲ ＳＥＬＥＣＴ、ＢＳＴ ＢＩ Ｔ ＳＥＬＥＣＴ、ＢＬＤ ＲＥＧＩＳＴＥＲ ＳＥＬＥＣＴ、およびＢＬＤＢ ＩＴ ＳＥＬＥＣＴを含む。これらの制御信号に関連してのレジスタファイルの 動作を、以下にこの発明のマイクロコントローラのプログラム命令に関連して説 明する。 この発明の８ビットマイクロコントローラの他の特徴は、図５に示すようなエ ンハンスされたアドレス指定能力である。図示されるのは、レジスタファイルの 外部にある３つの付加的なレジスタ、すなわちＲＡＭページングレジスタ、ＲＡ ＭＰＸ、ＲＡＭＰＹ、ＲＡＭＰＺである。ＲＡＭページングレジスタは、従来の 技術の８ビットマイクロコントローラと比較してはるかに広いアドレス指定範囲 を提供するよう、対応する論理１６ビットレジスタＸ、Ｙ、Ｚに関連して動作す る。開示される実施例においては、ＲＡＭページングレジスタは８ビットレジス タである。しかし、これは重要な点ではなく、この発明が異なったビット長を有 するレジスタにおいても容易に作動し得ることは明らかとなるであろう。 図５を参照し、どのようにアドレスが補強されるかの概略図を示す。ＲＡＭペ ージングレジスタは各々それと対応する１６ビットレジスタに連結される。たと えば、ＲＡＭページングレジスタＲＡＭＰＸの８ビットはＸレジスタの１６ビッ トと連結され、２４ビットのアドレスを形成する。好ましい実施例においては、 ＲＡＭＰＸの８ビットは２４ビットの論理アドレスの上位ビットＸ［２３…１６ ］として役立ち、一方Ｘレジスタの１６ビットは２４ビットの論理アドレスの下 位ビットＸ［１５…０］となる。この構成によって作られるメモリのモデルは、 ６４Ｋバイト（６４＊１０２４）ページの組であり、６４Ｋページは各々８ビッ トのＲＡＭページングレジスタによりアクセスされ全部で２５６ページである。 次にこの発明の開示される実施例の環境におけるＲＡＭページングレジスタの 実施例の説明について図６を参照する。ＲＡＭページングレジスタＲＡＭＰＸ、 ＲＡＭＰＹ、ＲＡＭＰＺは各々、８ビットデータバス１２に結合され、プログラ ムの実行の間８ビットページ参照を受ける。（たとえば３：１マルチプレクサな どの）セレクタ１１は、ＲＡＭページングレジスタの各々から８ビットを受取り 、ＲＡＭページングレジスタの選択された１つの８ビットをセレクタの出力に転 送する。レジスタファイルのバスインターフェイス１４’の１６ビットはセレク タ１１からの８ビットと連結され、２４ビットのアドレスを形成し、これは間接 アドレスバス１４によって運ばれる。 この発明の拡張された２４ビットアドレス指定により、２４ビットアドレスは ＲＡＭの１６Ｍ（１６＊１０２４＊１０２４）をアドレス指定することができる ので、外部に設けられるＲＡＭ（図示せず）を使用することが可能になる。外部 ２４ビットアドレスバス２０および８ビットデータバス２２はマイクロコントロ ーラと外部ＲＡＭ（図示せず）との間のデータアクセスのために含まれる。この 発明により、レジスタファイル、オンボードＳＲＡＭおよび外部ＲＡＭは同じデ ータアドレススペースを占める。レジスタファイルは第１の３２アドレスロケー シヨンを占め、オンボードＳＲＡＭは次のＮアドレスロケーションを占めるが、 ＮはＳＲＡＭの大きさである。残りのアドレススペースは外部ＲＡＭにより設け られる。したがって、００から（Ｎ−１）のアドレス範囲がオンボードメモリ（ レジスタファイルおよびＳＲＡＭ）のメモリロケーションをマップし、一方残り のアドレス範囲Ｎから（１６Ｍ−１）が外部ＲＡＭのメモリロケーションをマッ プする。たとえば、もしオンボードメモリが全部で６４Ｋバイトを有するのであ れば、オンボードアドレス範囲は＄００から＄ＦＦＦＦ（「＄」は１６進表現 を意味する）となり、一方外部ＲＡＭのアドレス範囲は＄１００００から＄ＦＦ ＦＦＦＦとなる。オンボードメモリの量はこの発明の利便性または動作性に影響 することなく変えることができ、実際のメモリの量は利用可能なシリコン面積、 素子のジオメトリおよびデザインルールなどの設計上の基準に依存することが注 意される。 オンボードメモリおよび外部ＲＡＭが所与のアドレスについて正しくアクセス されることを確実にするため、内部アドレスバス１４または外部アドレスバス２ ０のいずれかにアドレスを転送するため第２のセレクタ１３が使用される。好ま しい実施例においては、セレクタ１３は１：２ｍｕｘであり、単一のＭＵＸ入力 がその２つの出力の一方に転送される。ここで、単一の入力はセレクタ１１から 出る２４ビットのアドレスラインである。セレクタ１３の出力の一方はアドレス バス１４に結合され、他方の出力は外部アドレスバス２０に結合される。オンボ ードメモリのアドレス範囲内のアドレスを検出すると、セレクタ１３はその入力 をアドレスバス１４へ転送させられる。２４ビットアドレスの下位１６ビット［ １５…０］のみがアドレスバス１４に転送される。逆に、外部メモリのアドレス 範囲内のアドレスを検出すると、セレクタ１３はその入力を外部アドレスバス２ ０へ転送するであろう。いくつかの検出機構のうち任意のものが使用できるが、 そのいずれも通常の技量を有する設計者の能力内にある。たとえば、２４ビット アドレスの上位８ビット（ビット［２３…０］）をともに論理和し、その結果を セレクタ１３を制御するために使用してもよい。もし論理和演算の結果がＦＡＬ ＳＥであり、そのアドレスがオンボードメモリのアドレス範囲内にあることを意 味すれば、セレクタ１３はその入力を内部アドレスバス１４へ転送しなければな らない。もし論理和演算の結果がＴＲＵＥでありそのアドレスが完全な２４ビッ トアドレスであることを意味すれば、セレクタ１３はその入力を外部アドレスバ ス２０へ転送しなければならない。 この発明の８ビットマイクロコントローラの特徴に関連するハードウェアの詳 細について説明してきたが、次にマイクロコントローラの命令セットについて説 明する。まず、この発明のマイクロコントローラは、算術論理演算命令、分岐命 令、データ転送命令ならびにビットテストおよびビットセット命令を含むすべて のマイクロコントローラに典型的なプログラム命令をサポートする。さらにこの 発明のマイクロコントローラはここまでに説明し、図に示す回路によって可能に される命令を提供する。以下はこれらの命令の概要である。 ＡＤＩＷ 記述： 論理１６ビットレジスタＬ（Ｘ［Ｒ２７：Ｒ２６］、 Ｙ［Ｒ２９：Ｒ２８］、またはＺ［Ｒ３１：Ｒ３０］ ）に定数を加算する。 メモリアクセスは対応するＲＡＭページングレジスタ ＲＡＭＰＸ、ＲＡＭＰＹ、およびＲＡＭＰＺに指定さ れるＲＡＭページへ限定される。 演算： Ｌ←Ｌ＋Ｋ 構文法： ＡＤＩＷＬ、Ｋ ただし： ＬはＸ、ＹおよびＺのいずれか１つ：かつ Ｋは定数、０≦Ｋ≦６３ 例： ａｄｉｗ Ｘ，１ ；Ｘレジスタに１を加算 ａｄｉｗ Ｚ，６３ ；Ｚレジスタに６３を加算 ＢＳＴ 記述： レジスタからのビットをＴ−ビットへストアする。 演算： Ｔ−ビット←Ｒｄ（ｂ） 構文法： ＢＳＴ Ｒｄ，ｂ ただし： Ｒｄはレジスタ、Ｒ０…Ｒ３１；かつ ｂはビット位置、０≦ｂ≦７ 例： ；コピービット ｂｓｔ ｒ４，３； ；ｒ４のビット３をＴ−ビッ トにストアする ｂｌｄ ｒ２１，６； ；ｒ２１のビット６をＴ−ビ ットからロードする ＢＬＤ 記述： Ｔ−ビットからビットをレジスタへロードする 演算： Ｒｄ（ｂ）←Ｔ−ビット 構文法： ＢＬＤ Ｒｄ，ｂ ただし： Ｒｄはレジスタ、Ｒ０…Ｒ３１；かつ ｂはビット位置、０≦ｂ≦７ 例： ；コピービット ｂｓｔ ｒ４，３； ；ｒ４のビット３をＴ−ビッ トにストアする ｂｌｄ ｒ２１，６； ；ｒ２１のビット６をＴ−ビ ットからロードする ＣＰＣ 記述： 前の桁上げを考慮しつつ、２つのレジスタの比較を行 なう。 演算： Ｒｄ−Ｒｒ−Ｃ ただし： Ｒｄ、Ｒｒはレジスタ、Ｒ０…Ｒ３１； かつＣは桁上げビットである； 構文法： ＣＰＣ Ｒｄ，Ｒｒ 例： ；ｒ３：ｒ２をｒ１：ｒ０と 比較する ｃｐ ｒ２，ｒ０ ；下位バイトを比較する ｃｐｃ ｒ３，ｒ１ ；上位バイトを比較する ｂｒｎｅ ｎｏｔｅｑ ；等しくなければ分岐させる ・ ・ ・ ｎｏｔｅｑ： … ；行先を分岐させる ｎｏｐ ；（何もしない） ＩＪＭＰ 記述： 論理１６ビットＺレジスタ、Ｚ［Ｒ３１：Ｒ３０］に より指し示されるアドレスへ間接的に飛び越しをおこ なう。 演算： ＰＣ［１５…０］←Ｚ［１５…０］ 構文法： ＩＪＮ４Ｐ（オペランドなし） 例： ；飛び越しアドレスを初期化 する ｍｏｖ ｒ３０，ｒｏ ；ｒｏをｒ３０へコピーする ｍｏｖ ｒ３１，ｒ１ ；ｒ１をｒ３１へコピーする ｉｊｍｐ ；ｒ３１：ｒ３０によって指 し示される命令へ飛び越しを 行なう ； ＩＣＡＬＬ 記述： 論理１６ビットＺレジスタ、Ｚ［Ｒ３１：Ｒ３０］に より指し示されるサブルーチンの間接的呼出。 演算： ＳＴＡＣＫ←ＰＣ＋１ ＳＰ←ＳＰ−２ ＰＣ［１５…０］←Ｚ［１５…０］ 構文法： ＩＣＡＬＬ（オペランドなし） 例： ；サブルーチンアドレスを初 期化する ｍｏｖ ｒ３０，ｒ０ ；ｒ０をｒ３０へコピーする ｍｏｖ ｒ３１，ｒ１ ；ｒ１をｒ３１へコピーする ｉｃａｌｌ ；ｒ３１：ｒ３０によって指 し示される命令へ飛び越しを 行なう ； ＬＤ 記述： メモリロケーションからレジスタへ間接的に１バイト をロードする、メモリロケーションは論理１６ビット レジスタＬ（Ｘ［Ｒ２７：Ｒ２６］、Ｙ［Ｒ２９：Ｒ ２８］、またはＺ［Ｒ３１：Ｒ３０］）により指し示 される。論理レジスタはポストインクリメントまたは プリデクリメントされてもよい。メモリアクセスは、 対応するＲＡＭページングレジスタＲＡＭＰＸ、ＲＡ ＭＰＹおよびＲＡＭＰＺにおいて指定されるＲＡＭペ ージに限定される。 演算： １： Ｒｄ←（Ｌ） Ｌ：変化しない、ＯＲ ２： Ｒｄ←（Ｌ） Ｌ←Ｌ＋１ Ｌ：ポストインクリメントさ れる、ＯＲ ３： Ｌ←Ｌ−１ Ｒｄ←（Ｌ） Ｌ：プリデクリメントされる 構文法： ＬＤ Ｒｄ，Ｌ Ｌ：変化せず ＬＤ Ｒｄ，Ｌ＋ Ｌ：ポストインクリメントさ れる ＬＤ Ｒｄ，−Ｌ Ｌ：プリデクリメントされる ただし： Ｒｄはレジスタ、Ｒ０…Ｒ３ １；かつ ＬはＸ、ＹおよびＺの１つ 例： ｃｌｒ ｒ２７ ；Ｘの上位バイトをクリア する ｌｄｉ ｒ２６，＄２０ ；Ｘの下位バイトを＄２０ にセットする ｌｄ ｒ０，Ｘ＋ ；メモリロケーション＄２ ０の ；内容をｒ０にロードする ；（Ｘはポストインクリメ ントされる） ｌｄ ｒ１，Ｘ ；メモリロケーション＄２ １ ；の内容をｒ１にロードす る ；（Ｘは変化せず） ｌｄ ｒ２，−Ｘ ；メモリロケーション＄２ ０ ；の内容をｒ２へロードす る ；（Ｘはプリデクリメント される） ＬＤＤ 記述： メモリロケーションからレジスタへ変位とともに１バ イトを間接的にロードする、メモリロケーションは論 理１６ビットレジスタＬ（Ｙ［Ｒ２９：Ｒ２８］、ま たはＺ［Ｒ３１：Ｒ３０］）により指し示され、変位 値によりオフセットされる。メモリアクセスは対応す るＲＡＭページングレジスタＲＡＭＰＹおよびＲＡＭ ＰＺにより指定されるＲＡＭページに限定される。 演算： Ｒｄ←（Ｌ＋ｑ） 構文法： ＬＤＤ Ｒｄ，Ｌ＋ｑ ただし： Ｒｄはレジスタ、Ｒ０…Ｒ３１； ＬはＹおよびＺの１つ；かつ ｑは変位、０≦ｑ≦６３ 例： ｃｌｒ ｒ２９ ；Ｙの上位バイトをクリア する ｌｄｉ ｒ２８，＄２０ ；Ｙの下位バイトを＄２０ にセットする ｌｄｄ ｒ４，Ｙ＋２ ；メモリロケーション＄２ ２ ；の内容をｒ４にロードす る ＳＢＩＷ 記述： 論理１６ビットレジスタＬ（Ｘ［Ｒ２７：Ｒ２６］、 Ｙ［Ｒ２９：Ｒ２８］、またはＺ［Ｒ３１：Ｒ３０］ ）から定数を減算する。 メモリアクセスは、対応するＲＡＭページングレジス タＲＡＭＰＸ、ＲＡＭＰＹおよびＲＡＭＰＺ内に指定 されるＲＡＭページへ限定される。 演算： Ｌ←Ｌ−Ｋ 構文法： ＳＢＩＷ Ｌ，Ｋ ただし： ＬはＸ，ＹおよびＺの１つ；かつ Ｋは定数、０≦Ｋ≦６３ 例： ｓｂｉｗ Ｘ，１ ；Ｘレジスタ ；から１を減算する ｓｂｉｗ Ｚ，６３ ；Ｚレジスタ ；から６３を減算する ＳＴ 記述： レジスタからメモリロケーションへ１バイトを間接的 にストアする、メモリロケーションは論理１６ビット レジスタＬ（Ｘ［Ｒ２７：Ｒ２６］、Ｙ［Ｒ２９：Ｒ ２８］、またはＺ［Ｒ３１：Ｒ３０］）により指し示 される。論理レジスタはポストインクリメントまたは プリデクリメントされてもよい。メモリアクセスは、 対応するＲＡＭページングレジスタＲＡＭＰＸ、ＲＡ ＭＰＹおよびＲＡＭＰＺ内に指定されるＲＡＭページ に限定される。 演算： １： （Ｌ）←Ｒｄ Ｌ：変化せず、ＯＲ ２： （Ｌ）←Ｒｄ Ｌ←Ｌ＋１ Ｌ：ポストインクリメントさ れる、ＯＲ ３： Ｌ←Ｌ−１ （Ｌ）←Ｒｄ Ｌ：プリデクリメントされる 構文法： ＳＴ Ｌ，Ｒｄ Ｌ：変化せず ＳＴ Ｌ＋，Ｒｄ Ｌ：ポストインクリメントさ れる ＳＴ −Ｌ，Ｒｄ Ｌ：プリデクリメントされる ただし： ＬはＸ、ＹおよびＺの１つ； かつ Ｒｄはレジスタ、Ｒ０…Ｒ３ １ 例： ｃｌｒ ｒ２７ ；Ｘの上位バイトをクリア する ｌｄｉ ｒ２６，＄２０ ；Ｘの下位バイトを＄２０ にセットする ｓｔ Ｘ＋，ｒ０ ；ｒ０の内容を ；メモリロケーション＄２ ０へストアする ；（Ｘはポストインクリメ ントされる） ｓｔ Ｘ，ｒ１ ；ｒ１の内容を ；メモリロケーション＄２ １へストアする ；（Ｘは変化せず） ｌｄｉ ｒ２６，＄２３ ；Ｘの下位バイトを＄２３ にセットする ｓｔ −Ｘ，ｒ２ ；ｒ２の内容を ；メモリロケーション＄２ ２へストアする ；（Ｘはプリデクリメント される） ＳＴＤ 記述： レジスタからメモリロケーションへ変位とともに間接 的に１バイトをストアする、メモリロケーションは論 理１６ビットレジスタＬ（Ｙ［Ｒ２９：Ｒ２８］、ま たはＺ［Ｒ３１：Ｒ３０］）により指し示され、変位 値によりオフセットされる。メモリアクセスは、対応 するＲＡＭページングレジスタＲＡＭＰＹ、ＲＡＭＰ Ｚ内に指定されるＲＡＭページに限定される。 演算： （Ｌ＋ｑ）←Ｒｄ 構文法： ＬＤＤ Ｌ＋ｑ，Ｒｄ ただし： ＬはＹおよびＺの１つ； ｑは変位、０≦ｑ≦６３ かつ Ｒｄはレジスタ、Ｒ０…Ｒ３１ 例： ｃｌｒ ｒ２９ ；Ｙの上位バイトをクリア する ｌｄｉ ｒ２８，＄２０ ；Ｙの下位バイトを＄２０ にセットする ｓｔｄ Ｙ＋２，ｒ４ ；ｒ４の内容を ；メモリロケーション＄２ ２へストアする 図１においては、デコードされた命令を行なうために必要とされる動作を行な うため、マイクロコントローラのさまざまな構成要素に制御ラインにより運ばれ る制御信号が命令デコーダにより生成されたことを想起されたい。次に上述の命 令に関連する制御信号の上述の図に示した回路に対する効果に関連して、これら の制御信号について説明する。 まず、図４Ｂに示すビット転送命令（ＢＳＴ、ＢＬＤ）について考える。ＢＳ ＴおよびＢＬＤ命令は各々、特定の命令を特定するＯＰ＿ＣＯＤＥフィールドお よび２つのオペランドを含む。すなわちレジスタオペランドＲｄおよびビット位 置オペランドｂである。これらの命令が命令デコーダ（図１）によりデコードさ れるとき、レジスタ選択制御信号およびビット選択制御信号が発生されるであろ う。これらの制御信号は所望のビットにアクセスするよう、ｍｕｘ１３２−１３ ６を制御する。ＢＳＴ ＲＥＧＩＳＴＥＲ ＳＥＬＥＣＴ制御信号は、レジスタ オペランドＲｄに基づいてＢＳＴ命令のために生成される。同様に、ＢＳＴ Ｂ ＩＴ ＳＥＬＥＣＴ制御信号はビット位置オペランドｂに基づいて生成される。 同様の制御信号がＢＬＤ命令についても生成される。 図４Ｂに示すように、ＢＳＴ ＢＩＴ ＳＥＬＥＣＴ制御信号は、レジスタＲ ０〜Ｒ３１の各々の８：１ｍｕｘ１３２を動作させ、各レジスタから３２：１ｍ ｕｘ１３６へと指定されたビットを転送する。ＢＳＴ ＲＥＧＩＳＴＥＲ ＳＥ ＬＥＣＴ制御信号は３２ビットのうち指定された１ビットを選択するよう３２： １ｍｕｘを動作させ、それによって選択されたレジスタの選択されたビットを８ ビットデータバス１２へ転送し、これは次に状態レジスタのＴビット位置へとラ ッチされる。 ＢＬＤ命令に対応する制御信号は同様の態様でｍｕｘ１３０および１３４を動 作させる。Ｔビットにストアされるビットはデータバス１２を介して３２：１ｍ ｕｘ１３４へ転送される。次にビットはＢＬＤ ＲＥＧＩＳＴＥＲ ＳＥＬＥＣ Ｔ制御信号の制御下で１：８ｍｕｘ１３２の１つへと転送され、ビットは指定さ れたレジスタへ送られる。次にＢＬＤ ＢＩＴ ＳＥＬＥＣＴはビットを指定さ れたレジスタの正しいビット位置へと出力する。 次に、１６ビットの算術演算ＡＤＩＷおよびＳＢＩＷ、すなわち、それぞれ論 理１６ビットレジスタＸ、Ｙ、Ｚの１つと定数値との加算および減算について考 える。図２Ｂをまず参照し、ＡＤＩＷおよびＳＢＩＷ命令の図は、ＯＰ＿ＣＯＤ Ｅフィールドおよび定数値オペランドＫが、命令デコーダ（図１）によるデコー ディングに際し制御信号を生成することを示す。ＯＰ＿ＣＯＤＥフィールドはＡ ＤＤ ＥＮＡＢＬＥまたはＳＵＢ ＥＮＡＢＬＥ制御信号のいずれかを生成し、 これによってＡＬＵ−２がその２つの入力において適切な算術演算を行なう。定 数値オペランドＫは制御信号Ｖ₅〜Ｖ₀を生成し、これらはセレクタ１１０のＶ入 力に与えられる。制御信号Ｖ₅〜Ｖ₀はＡＤＩＷおよびＳＢＩＷ命令のオペランド において指定される定数Ｋの２進形を表わす。この発明の開示される実施例にお いては、定数Ｋは６ビットのデータである。さらに、定数値オペランドＫはＶ ＳＥＬＥＣＴ制御信号を生成し、これはセレクタ１１０にＡＬＵ−２の入力へ定 数Ｖを出力させる。ＡＬＵ−２への他入力は以下に説明するように、データ出力 バス１０４介してレジスタファイル内の１６ビットレジスタＸ、Ｙ、Ｚの選択さ れた１つからくる。ＡＬＵ−２の出力はデータ入力バス１０２を通じてレジスタ ファイルへと送り返され、選択された１６ビットレジスタにストアされ、こうし て演算が完了する。 次に、図３Ａおよび図３Ｂを参照し、ＡＤＩＷ命令およびＳＢＩＷ命令のため に命令デコーダにより生成される制御信号について考える。レジスタのオペラン ドＬは適当なレジスタ対が指定される論理１６ビットレジスタへの読出／書込ア クセスを行なうことを可能にさせるＸ、ＹまたはＺ ＳＥＬＥＣＴ制御信号を生 成する。Ｘ ＳＥＬＥＣＴ信号はレジスタＲ２６およびＲ２７を可能化し、ＹＳ ＥＬＥＣＴ信号はレジスタＲ２６およびＲ２７を可能化し、Ｚ ＳＥＬＥＣＴ信 号はレジスタＲ３０およびＲ３１を可能化する。ＯＰ＿ＣＯＤＥフィールドは、 ＤＡＴＡ１６＿ＩＮ ＥＮＡＢＬＥ制御信号およびＤＡＴＡ１６＿ＯＵＴ ＥＮ ＡＢＬＥ制御信号を生成する。ＤＡＴＡ１６＿ＯＵＴ ＥＮＡＢＬＥ制御信号は 、データ出力ラッチ１２０、１２２に、選択された論理１６ビットレジスタ内に 含まれるデータをデータ出力バス１０４へ出力させ、データ出力バス１０４は上 述のようにこれをＡＬＵ−２へ送る。これに対して、ＤＡＴＡ１６＿ＩＮ ＥＮ ＡＢＬＥ制御信号は、データ入力ラッチ１２４、１２６に、ＡＬＵ−２の出力で 生成された結果としての和または差を入力させる。 次に論理１６ビットレジスタＸ、Ｙ、Ｚに関連するロードおよびストア命令 （ＬＤ、ＳＴ）について説明する。まず、１６ビットレジスタのプリデクリメン トまたはポストインクリメントのいずれかがあるＬＤおよびＳＴ動作の形につい て考える。図２Ｃを参照し、更新を伴うロード／ストア動作のためのＯＰ＿ＣＯ ＤＥフィールドは、更新がプリデクリメントであるかまたはポストインクリメン トであるかに依存して、ＤＥＣＲ ＳＥＬＥＣＴまたはＩＮＣＲ ＳＥＬＥＣＴ 制御信号のいずれかを発生する。ＤＥＣＲ ＳＥＬＥＣＴ制御信号およびＩＮＣ Ｒ ＳＥＬＥＣＴ制御信号は、適当な「−１」または「＋１」の値を出力するよ うにセレクタ１１０を動作させ、これらの値はＡＬＵ−２の一入力へ送られる。 ＡＬＵ−２への他入力はレジスタファイル内の１６ビットレジスタＸ、Ｙ、Ｚの 選択される１つからデータ出力バス１０４を介して送られる。ＡＤＤ ＥＮＡＢ ＬＥ信号が、ＡＬＵ−２が値「−１」または「＋１」を選択された１６ビットレ ジスタの内容に付け加えるよう、発生される。ＭＵＸ ＳＥＬＥＣＴ制御信号は 、レジスタファイルのバスインタフェース１４’へアドレスを出力するようｍｕ ｘ１１４を動作させる。ＭＵＸ ＳＥＬＥＣＴ制御信号のタイミングは、その命 令がプリデクリメントであるかまたはポストインクリメントであるかに依存して 変化する。もし、プリデクリメントが所望であれば、ＭＵＸ ＳＥＬＥＣＴ制御 信号はＡＬＵ−２がその動作を行なった後に生成され、したがって、ｍｕｘ１１ ４はＡＬＵ−２による動作の前にＡＬＵ−２の出力をバスインタフェース１４’ へ転送できる。他方、もしポストインクリメントが所望であれば、ＭＵＸ ＳＥ ＬＥＣＴはｍｕｘ１１４にデータ出力バス１０４からバスインタフェース１４’ へ転送させる。いずれの場合にも、ＡＬＵ−２の出力はデータ入力バス１０２を 介してレジスタファイルへと送り返され、それによって選択された１６ビットレ ジスタが更新され得る。 次に図３Ａおよび図３Ｂを参照し、更新を伴うＬＤおよびＳＴ命令がＸ、Ｙ、 Ｚ ＳＥＬＥＣＴ制御信号ならびにＤＡＴＡ16＿ＩＮ ＥＮＡＢＬＥおよびＤＡ ＴＡＩ６＿ＯＵＴ ＥＮＡＢＬＥ制御信号を発生させることがわかる。これらの 信号は、ＡＤＩＷ命令およびＳＢＩＷ命令に対するのと同様の態様で機能する。 というのは、いずれの場合にも１６ビットレジスタの内容が更新されるからであ る。これらの制御信号に加えて、ＬＤおよびＳＴ命令のレジスタオペランドＲｄ をデコードした結果として、Ｒ０〜Ｒ３１ ＳＥＬＥＣＴおよびＤＡＴＡ８＿Ｉ ＮおよびＤＡＴＡ８＿ＯＵＴ制御信号が生成されろ。ロード命令については、Ｄ ＡＴＡ８＿ＩＮ制御信号が１６ビットレジスタにより参照されるデータをラッチ するよう下位バイトデータ入力ラッチ１２６を動作させ、これは次に、Ｒ０〜Ｒ ３１ ＳＥＬＥＣＴ制御信号により選択される８ビットレジスタへロードされる 。ストア命令については、ＤＡＴＡ８＿ＯＵＴ制御信号はＲ０〜Ｒ３１ ＳＥＬ ＥＣＴ制御信号により選択される８ビットレジスタの内容を出力するよう下位バ イトデータ出力ラッチ１２２を動作させ、これは次に１６ビットレジスタにより 指し示されるメモリロケーションへストアされる。 次に更新を伴わないＬＤおよびＳＴ命令の形について、すなわち、プリデクリ メントまたはポストインクリメント演算を伴わないＬＤおよびＳＴ命令の形につ いて考える。図２Ｃを参照し、選択される１６ビットレジスタの更新が行なわれ ないので、１６ビットレジスタを（データ出力バス１０４を介して）間接アドレ スバス１４へ転送するためにＭＵＸ ＳＥＬＥＣＴ制御信号のみが必要である。 図３Ｂを参照し、１６ビットレジスタの更新が行なわれないためＤＡＴＡ１６＿ ＩＮ ＥＮＡＢＬＥ信号が必要とされない点を除いては、更新を伴うＬＤおよび ＳＴ命令に対して生成されるものと同じ制御信号が生成される。 ロードおよびストア動作の第３の形は、選択される１６ビットレジスタへ加え られる変位ｑを利用する。これらがＬＤＤおよびＳＴＤ命令である。図２Ｂから わかるように、ＬＤＤおよびＳＴＤ命令はＡＤＩＷおよびＳＢＩＷ命令ときわめ て類似した態様で動作する。変位値ｑは制御信号Ｖ₅〜Ｖ₀により表わされる。Ａ ＤＤ ＥＮＡＢＬＥ制御信号はＡＬＵ−２に選択された１６ビットレジスタへ変 位を加算させる。しかし、ＡＤＩＷおよびＳＢＩＷとは異なり、ＬＤＤおよびＳ ＴＤ命令は計算された値をアドレスとして間接アドレスバス１４へ出力すること を許可するＭＵＸ ＳＥＬＥＣＴ信号を生成する。次に図３Ａおよび図３Ｂを参 照し、ＬＤＤおよびＳＴＤ命令は２つの例外を除いては本質的にＬＤおよびＳＴ 命令と同じ制御信号を生成する。すなわち、１６ビットレジスタの更新が行なわ れないためＤＡＴＡ１６＿ＩＮ ＥＮＡＢＬＥは発生されず、ＬＤＤおよびＳＴ Ｄ命令はＹおよびＺレジスタに限定される。 図３Ｂに示すような飛び越し命令ＩＪＭＰ、ＩＣＡＬＬは、単純に、Ｚレジス タの選択およびＺレジスタの内容の間接アドレスバス１４への出力のためのＤＡ ＴＡ１６ ＯＵＴ ＥＮＡＢＬＥ制御信号の発生に関係する。図２Ｂ中、ＩＪＭ ＰおよびＩＣＡＬＬ命令はｍｕｘ１１４を動作させるためＭＵＸ＿ＳＥＬＥＣＴ 制御信号を発生し、これによって、レジスタファイルのデータ出力バス１０４か らアドレスバス１４へＺレジスタの内容を転送することができる。次に、実行制 御のフローを変えるためアドレスがＰＣカウンタへロードされる。 図３Ｂに示す桁上げ比較ＣＰＣ命令は、命令のレジスタオペランドＲｄ、Ｒｒ の各々に対するＲ０−Ｒ３１ ＳＥＬＥＣＴ制御信号の１つの発生に単純に関係 する。ＤＡＴＡ８＿ＯＵＴ制御信号は選択される８ビットレジスタの内容を出力 する。 付加的な制御信号（図示せず）が発生され、８ビットＡＬＵ−１に、Ｒｒレジ スタの内容と桁上げビットとの和をＲｄレジスタの内容から減算させる。演算の 結果はセーブされない。しかし、演算の結果によって状態レジスタ内のフラグが セットされる。 ＣＰＣ命令は、８ビット環境において１６ビット能力を与えることによって、 マイクロプロセッサの８ビットアーキテクチャをエンハンスする。８ビット演算 による桁上げ結果は１６ビットの効果をもたらすよう続く８ビットＣＰＣ演算に おいて使用され得る。たとえば、以下のように１６ビット比較を実現できる。 ： ： ；レジスタＲ３およびＲ２に含まれる１６ビット「値」を比較する ；レジスタＲ１およびＲ０に含まれる１６ビット「値」と ； ｃｐ ｒ２，ｒ０ ； 下位バイトと比較 ｃｐｃ ｒ３，ｒ１ ； 上位バイトと比較 ｂｒｎｅ ＬＡＢＥＬ ； 等しくなければ分岐させる ： ： ＬＡＢＥＬ： ： ： 「ｃｐ」命令は桁上げビットに影響し、桁上げビットは次に続く「ｃｐｃ」命 令において使用される。レジスタ対Ｒ３／Ｒ２およびＲ１／Ｒ０は２つの１６ビ ット値のためのホルダとして有効に働く。 これで、この発明のマイクロコントローラに関して開示される命令および論理 回路に関連する制御信号の説明は終わりである。上述の命令の実行に関連する制 御信号はこれらの信号のみではないことが理解される。マイクロコントローラの 他の素子を制御するために付加的な信号が生成される。たとえば、メモリアクセ スに関係する上述の命令のいくつかのためにアドレスおよび読出／書込ストロー ブが発生される。さらに、制御信号の発行を適切に同期させるため実行タイミン グ制御が必要とされる。しかし、集積コンピュータ回路分野の当業者は、過度の 実験を行なわずとも、この発明を実施するため必要な付加的な制御信号およびこ れらの信号の必須タイミングを判断することができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミクレブスト，ガウテ ノルウェー、エヌ―7013 トロンヘイム、 テグルブレンネルベイエン、７・アー (72)発明者 ブライアント，ジョン・ディ アメリカ合衆国、94024 カリフォルニア 州、ロス・アルトス、ミレック・アベニ ュ、1693 【要約の続き】 て必要であったさまざまなロード、シフトおよび／また はマスキング動作を行なう必要性がなくなる。

Claims (1)

1. 【特許請求の範囲】 １．マイクロコントローラであって、 プログラムバスと、 プログラムをストアするためのプログラムストアと、 前記プログラムバスを介して前記プログラムストアに結合されるプログラム実 行ユニットと、 前記プログラムバスとは別個の８ビットデータバスと、 前記８ビットデータバスに結合され、前記プログラムストアとは別個のデータ ストアと、 前記８ビットデータバスに結合されるレジスタファイルとを含み、前記レジス タファイルは複数の８ビットレジスタを有し、前記レジスタファイルはさらに前 記８ビットレジスタのうち２つを単一の論理１６ビットレジスタとしてアクセス されるように組合せるための手段を有し、前記マイクロコントローラはさらに、 前記８ビットレジスタのうちの２つの内容を受取るよう結合される汎用ＡＬＵ を含み、前記汎用ＡＬＵは前記８ビットデータバスに結合される１出力を有し、 前記マイクロコントローラはさらに、 前記プログラム実行ユニットを、プログラムの実行の間に前記データストアお よび前記レジスタファイルに直接アクセスするよう結合する直接アドレスバスと 、 プログラムの実行の間に前記レジスタファイルに前記データストアへの間接デ ータアクセスを提供する間接アドレスバスとを含み、 前記レジスタファイルはさらに前記組合せるための手段を通じてアクセスされ る論理１６ビットレジスタに対し算術演算機能を行なうため、前記組合せるため の手段に結合される専用ＡＬＵを含み、 前記間接アドレスバスは前記組合せるための手段からの１６ビット値を受取る ためのアドレス受信手段を有し、それによつて１６ビットの間接アドレス指定が 行なわれる、マイクロコントローラ。 ２．前記レジスタファイルはさらに定数値−１、定数値＋１またはプログラムに より発生される値を出力するためのセレクタ手段を含み、前記専用ＡＬＵは、前 記組合せるための手段を通じてアクセスされる論理１６ビットレジスタで算術演 算を行なうため前記セレクタ手段からの出力を受取るよう結合される、請求項１ に記載のマイクロコントローラ。 ３．前記２つの８ビットレジスタのうち一方は前記論理１６ビットレジスタの下 位バイトであり、前記２つの８ビットレジスタの他方は前記論理１６ビットレジ スタの上位バイトである、請求項２に記載のマイクロコントローラ。 ４．ページングレジスタと、前記ページングレジスタの内容および前記組合せる ための手段により与えられる１６ビットアドレスからアドレスを形成するための 、前記アドレス受信手段に結合されるアドレス形成手段とをさらに含む、請求項 １に記載のマイクロコントローラ。 ５．前記ページングレジスタは８ビットレジスタであり、前記ページングレジス タは前記８ビットデータバスに結合され、前記ページングレジスタへの値のロー ドで各々６４Ｋバイトの２５６のページの１つが指定される、請求項４に記載の マイクロコントローラ。 ６．単一のビットを保持するためのビットストアと、前記ビットストアと前記レ ジスタファイルから選択されたレジスタ内のビットロケーションとの間でビット を転送するための手段とをさらに含む、請求項１に記載のマイクロコントローラ 。 ７．前記８ビットデータバスに結合される状態レジスタをさらに含み、前記状態 レジスタは複数のビット位置を有し、複数のビット位置の１つは前記ビットスト アとして役立つ、請求項６に記載のマイクロコントローラ。 ８．プログラムバスと、プログラムストアと、前記プログラムバスを介して前記 プログラムストアに結合されるプログラム実行ユニットと、８ビットデータバス と、前記データバスに結合され、前記プログラムストアとは別個のデータストア と、前記データバスに結合される一出力を有する汎用８ビットＡＬＵと、前記プ ログラム実行ユニットを前記データストアに結合する第１のアドレスバスとを有 する８ビットマイクロコントローラであって、 複数の８ビットレジスタのうち２つに対して８ビットの算術演算を行なうよう 、前記汎用８ビットＡＬＵによりアクセス可能な前記複数の８ビットレジスタを 有するレジスタファイルを含み、前記レジスタファイルはさらに、前記レジスタ の２つを１６ビットレジスタとしてアクセスを行なうためのレジスタ手段を有し 、 前記レジスタファイルはさらに１６ビットＡＬＵと値セレクタとを有し、前記１ ６ビットＡＬＵは前記レジスタ手段から１６ビットのデータを受取り、前記値セ レクタから数値を受取り、それらによって計算を行なうよう結合され、前記マイ クロコントローラはさらに、 前記１６ビットＡＬＵから計算の結果を受取るための第２のアドレスバスを含 み、前記第２のアドレスバスは前記レジスタファイルと前記データストアとの間 に結合され、前記計算の結果は前記データストア内のメモリロケーションのアド レスとして使用される、８ビットマイクロコントローラ。 ９．前記値セレクタは、定数値−１、定数値＋１またはプログラムにより発生さ れた数値を与える、請求項８に記載の８ビットマイクロコントローラ。 １０．前記レジスタファイルは、前記１６ビットＡＬＵの前記計算の結果または 前記レジスタ手段からの１６ビットのデータのいずれかを前記第２のアドレスバ スヘ転送するための手段を含む、請求項９に記載の８ビットマイクロコントロー ラ。 １１．ページングレジスタと、前記ページングレジスタの内容および前記レジス タ手段から与えられる１６ビットアドレスに基づいて、拡張されたアドレスを形 成するための手段とをさらに含む、請求項１０に記載の８ビットマイクロコント ローラ。 １２．外部アドレスバスと、前記拡張されたアドレスを前記外部アドレスバスお よび前記第２のアドレスバスへ選択的に結合するための手段とをさらに含む、請 求項１１に記載の８ビットマイクロコントローラ。 １３．前記ページングレジスタは８ビットレジスタである、請求項１２に記載の ８ビットマイクロコントローラ。 １４．ビットストアと、前記ビットストアと前記レジスタファイルのレジスタ内 のビットロケーションとの間で１ビットのデータを転送するための手段とをさら に含む、請求項１２に記載の８ビットマイクロコントローラ。 １５．前記８ビットデータバスに結合される状態レジスタをさらに含み、前記ビ ットストアは前記状態レジスタ内のビットロケーションである、請求項１４に記 載の８ビットマイクロコントローラ。 １６．ハーバードベースのアーキテクチャを有する８ビットマイクロコントロー ラであって、 プログラム命令をデコードし、それによって制御信号を発生するためのプログ ラム命令デコーダと、 データストアと、 複数の８ビットレジスタと、前記８ビットレジスタのうち２つに論理単ー１６ ビットレジスタとしてアクセスするためのレジスタ手段と、「＋１」値または「 −１」値のいずれかを出力するための数値セレクタと、前記数値セレクタの出力 を前記論理単一１６ビットレジスタに加算するための１６ビット加算器とを有す るレジスタファイルと、 前記８ビットレジスタのうち２つの内容を受取りそれらに対して算術演算を行 なうよう結合される８ビットＡＬＵと、 前記８ビットレジスタの１つからビットを受取り、ビットを前記８ビットレジ スタの１つにコピーするための、転送ビットを有する状態レジスタと、 前記８ビットレジスタの１つと前記状態レジスタの前記転送ビットとの間でビ ットを転送するためのビット転送手段と、 前記データストア、前記レジスタファイル、前記８ビットＡＬＵ、前記状態レ ジスタおよび前記ビット転送手段をともに結合させる８ビットデータバスと、 前記データストア内のメモリロケーションにアクセスするよう、前記レジスタ ファイルを前記データストアに結合するアドレスバスと、 前記制御信号を前記レジスタファイル、前記８ビットＡＬＵ、前記状態レジス タおよび前記ビット転送手段へ送るための制御ラインとを含む、８ビットマイク ロコントローラ。 １７．各々インクリメントコードまたはデクリメントコードを指定する数値演算 コードおよび前記８ビットレジスタの対の１つを指定するレジスタ対演算コード を有するプログラム命令の第１のサブセットを含み、前記命令デコーダは、前記 レジスタ対演算コードおよび前記数値演算コードに応答して第１の制御信号を発 生することを特徴とし、これによって、前記レジスタ手段は前記レジスタ対へ１ ６ビットレジスタとしてアクセスさせられ、前記数値セレクタは「＋１」または 「−１」を出力させられ、前記１６ビット加算器は前記セレクタの前記出力を前 記１６ビットレジスタへ加算させられる、請求項１６に記載のマイクロコントロ ーラ。 １８．前記数値セレクタは、定数値を受取り前記定数値を出力するための手段を 含み、プログラム命令の前記第１のサブセットのいくつかは数値を指定する数値 演算コードを有し、前記命令デコーダはさらに、数値を指定するこれらの前記数 値演算コードに応答して第２の制御信号を発生することを特徴とし、前記第２の 制御信号は前記数値セレクタにより受取られる前記数値の２進表現である、請求 項１７に記載のマイクロコントローラ。 １９．各々前記レジスタファイル内のレジスタを特定するレジスタ演算コードと 前記レジスタ演算コードにより特定されたレジスタのビット位置を指定するビッ ト演算コードとを有するプログラム命令の第２のサブセットをさらに含み、前記 命令デコーダはさらに、前記レジスタ演算コードおよび前記ビット演算コードに 応答して第３の制御信号を発生することを特徴とし、これによって、前記ビット 転送手段は前記状態レジスタの前記転送ビットと、前記レジスタ演算コードおよ び前記ビット演算コードによって指定されたビット位置との間でビットを転送さ せられる、請求項１８に記載のマイクロコントローラ。 ２０．各々前記８ビットレジスタの１つを指定する、行き先レジスタ演算コード と発信元レジスタ演算コードとを有するプログラム命令をさらに含み、前記状態 レジスタはさらに、桁上げビットを含み、前記８ビットＡＬＵは前記桁上げビッ トを受取るよう結合され、前記命令デコーダはさらに、前記行き先レジスタ演算 コードおよび前記発信元レジスタ演算コードに応答して制御信号の第４のセット を発生することを特徴とし、これによって前記８ビットＡＬＵは算術計算を行な わされ、前記算術計算は、 Ｒｄ−Ｒｒ−Ｃ であり、ただし、ＲｄおよびＲｒはそれぞれ前記行き先レジスタ演算コードおよ び前記発信元レジスタ演算コードにより特定されるレジスタの内容であり、Ｃは 前記桁上げビットの内容である、請求項１９に記載のマイクロコントローラ。