JP2932963B2 - 効率的なビット移動能力を有するデータ・プロセッサとその方法 - Google Patents

効率的なビット移動能力を有するデータ・プロセッサとその方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にデータ・プロセ
ッサに関し、さらに詳しくは、通信用システムなどのデ
ータ・プロセッサに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】マイ
クロプロセッサの性能は、１９７０年代半ばに最初のマ
イクロプロセッサが市場に導入されて以来ずっと改善を
続けてきた。この改善は、より速い製造工程の開発によ
るものもあった。しかし、多くの改善は、単独のチップ
内のトランジスタの集積度が大きくなったことによるも
のである。集積度が増大するにつれて、マイクロプロセ
ッサはより多くのオペランドにアクセスした。初期のマ
イクロプロセッサは、８ビット・バイトのデータにアク
セスし、８ビットの内部アーキテクチャと８ビットのデ
ータ・パスを有した。次の世代のマイクロプロセッサに
は、インテル社製の8086などの１６ビットのマイクロプ
ロセッサがあった。モトローラ社製の68000 は、１６ビ
ットの外部データ・パスをもつ３２ビットの内部アーキ
テクチャを持つことにより、従来の１６ビットのマイク
ロプロセッサよりも改善された。最終的には、モトロー
ラ社製MC68020 などの、３２ビットの内部アーキテクチ
ャと３２ビットのデータ・パスとを有するマイクロプロ
セッサが導入された。
【０００３】オペランドのサイズの増大により、性能は
全体として大きく向上したが、適応フィルタリング，等
化および反響消去などのデジタル信号処理アルゴリズム
をより効率的に実行するためには更なる強化が必要とさ
れた。これらの必要性を満足させるために、モトローラ
社製DSP56000などの、デジタル信号処理作業に特に適し
たデジタル信号プロセッサ（DSP:digital signal proce
ssor）が開発された。これらのプロセッサは、データ処
理能力を増大させるための、専用乗算器／累算器（MAC:
multiplier/accumulator）構造や、多重データおよびア
ドレス・バスなどの機能を持った。
【０００４】しかし、これらの強化により全体的な性能
は大きく向上したが、ビット・インターリーブ（挟み込
み）を行う通信用など特定の用途の性能を改善すること
はできなかった。通信用システムには、ノイズ・バース
トによるエラーの影響を軽減するために、ビット・イン
ターリーブおよびデインターリーブ（挟み込み解除）の
動作を行うものがある。これらのビット・インターリー
ブ動作により、送信前にいくつかのフレームにデータ・
ストリームを広げることによって、ノイズ・バーストに
対する免疫性を高める。このため、各被送信フレームに
は、データ・ストリーム内の各フレームから少数のビッ
トしか含まれないので、１つの被送信フレーム内のデー
タを破壊する可能性のあるノイズ・バーストは、元のデ
ータ・ストリーム内に広く分散するビットに影響を与え
るに過ぎない。このように、元のデータ・ストリームに
対する影響が最小限に抑えられ、データ符号化法に組み
込まれた冗長性を通じて、受信機はノイズ・バーストが
あっても正しいデータを回復することができる。
【０００５】しかし、従来のデータ・プロセッサは、イ
ンターリーブおよびデインターリーブ動作を効率的に実
行しない。たとえば、通常のデータ・プロセッサは、ま
ず起点ビット（source bit）を含むオペランドのアドレ
スを計算し、次に起点ビットが書き込まれる宛先ビット
（destination bit ）の位置を含むオペランドのアドレ
スを計算し、起点オペランドを取り出し、ビットを得る
ために起点オペランドにマスクをかけ、宛先オペランド
の適切なビット位置にビットを書き込み、宛先オペラン
ドを記憶する。このシーケンスを既知のマイクロプロセ
ッサで完了するには、約６ないし１０個の命令サイクル
が必要になる。長いデータ送信または受信シーケンスの
間には、命令サイクルの数が過剰になって、結果として
ＣＰＵアーキテクチャが複雑になり、クロック速度が遅
くなり、電力消費が高くなる。電力消費が高くなると、
バッテリを用いた用途ではバッテリの寿命がさらに短く
なる。
【０００６】さらに、汎用データ・プロセッサには、ビ
ット移動命令を持たない従来のデータ・プロセッサより
もその性能を改善する、ビット移動命令を持つものがあ
る。しかし、更なる改善が望まれる。全長が任意の数の
内部プロセッサ・ワードであるバッファ内で特定のビッ
トをアドレスするには、ビット移動命令をもつ既知のプ
ロセッサは、まず所望の起点ビットを含むプロセッサ・
ワードのアドレスとそのワードの中の起点ビットのアド
レス（位置）を演算する。次に同様の演算により、宛先
ビットを含むプロセッサ・ワードのアドレスと、そのワ
ードの中の宛先ビットのアドレス（位置）を決定しなけ
ればならない。最後に、アドレスされた起点ビットがア
ドレス宛先ビット内に移動される。
【０００７】たとえば、モトローラ社製68020 クラスの
プロセッサでは、抽出ビット・フィールド（BFEXT ）命
令は、起点オペランドの指定されたビット（群）をレジ
スタの下位のビット（群）に移動させる。挿入ビット・
フィールド（BFINS ）命令は、このレジスタの下位ビッ
トを宛先オペランドの指定された位置に移動させる。し
かし、任意のオペランド長バッファ内の特定のビット・
アドレスから、起点および宛先に関するオペランド内の
オペランド・アドレスおよびビット位置を決定するに
は、依然として追加のシフトおよび／またはマスキング
命令が必要である。そのため、必要とされるのは、これ
らのインターリーブおよびデインターリーブ動作をより
効率的に行う能力を有するデータ・プロセッサである。
【０００８】
【課題を解決するための手段】従って、本発明は、ある
形態で、命令デコーダ，アドレス発生器，バス・コント
ローラおよび実行ユニットからなる、効率的なビット移
動能力を持つデータ・プロセッサを提供する。命令デコ
ーダは、ビット移動命令を含む複数の命令の１つを受信
する入力と、ビット移動命令に応答して第１，第２およ
び第３の被解読信号を提供する出力とを有する。アドレ
ス発生器は、起点部および宛先部を有する。起点部は、
現在の起点アドレスを提供し、第１被解読信号に応答し
て、起点オフセットに従って現在の起点アドレスを更新
する。宛先部は、現在の宛先アドレスを提供し、第２被
解読信号に応答して、宛先オフセットに従って現在の宛
先アドレスを更新する。バス・コントローラは、それぞ
れ現在の起点アドレスと宛先アドレスを受信する起点お
よび宛先アドレス入力を有する。バス・コントローラ
は、第３被解読信号に応答して、現在の起点アドレスか
ら、起点オペランド・アドレスと起点ビット・フィール
ドとを計算し、現在の宛先アドレスから宛先オペランド
・アドレスと宛先ビット・フィールドとを計算する。実
行ユニットは、起点および宛先データ・パスに結合さ
れ、起点および宛先オペランド・アドレスによりそれぞ
れ表されるアドレスにおいて、起点および宛先オペラン
ドを受信する。実行ユニットは、第３被解読信号に応答
して、起点ビット・フィールドにより選択された起点オ
ペランドのビットを、宛先ビット・フィールドにより選
択された宛先オペランドのビット位置に移動する。
【０００９】別の形態では、本発明はデータ・プロセッ
サ内のオペランド間で効率的にビットを移動する方法を
提供する。現在の起点アドレスは、起点オペランド・ア
ドレスおよび起点ビット・フィールドに変換される。現
在の宛先アドレスは、宛先オペランド・アドレスと宛先
ビット・フィールドに変換される。起点オペランドは、
起点オペランド・アドレスにより示されるアドレスから
取り出される。宛先オペランドは、宛先オペランド・ア
ドレスにより示されるアドレスから取り出される。起点
ビット・フィールドにより選択された起点オペランドの
ビットが、宛先ビット・フィールドにより選択された宛
先オペランドのビット位置に移動されて、更新された宛
先オペランドを提供する。現在の起点アドレスは、起点
オフセットを用いて更新される。現在の宛先アドレス
は、宛先オフセットを用いて更新される。
【００１０】これらおよびその他の特徴と利点は、以下
の詳細な説明と添付の図面とにより、さらに明確に理解
されよう。
【００１１】
【実施例】図１は、一般的なビット移動動作のブロック
図である。このビット移動動作は、連続する起点メモリ
空間２１と連続する宛先メモリ空間２５とを有するメモ
リ空間２０に関して図示される。起点メモリ空間２１と
宛先メモリ空間２５とは、必ずしも別の空間を占有する
とは限らない。起点メモリ空間２１には、各々が８ビッ
ト（バイト），１６ビット（ワード），３２ビット（ロ
ング・ワード）などの一定の幅を有するｎ個のオペラン
ドが含まれる。一定の幅の起点オペランド２２の中で、
起点ビット２３が移動されるビットとして識別される。
実行されるビット移動シーケンスによって、起点ビット
２３は、起点メモリ空間２１内の任意のオペランドの任
意のビット位置に位置する。同様に、宛先メモリ空間２
５には、一定の幅のｎ個のオペランドが含まれる。一定
の幅を持つ宛先オペランド２６内で、宛先ビット２７が
起点ビット２３が移動されるビット・アドレスとして識
別される。実行されるビット移動シーケンスにより、宛
先ビット２７は任意の宛先オペランドの任意のビット位
置に位置することができる。図１では、矢印が起点ビッ
ト２３から宛先ビット２７へのビット移動動作を表す。
【００１２】図２は、特定のビット移動動作のブロック
図である。このビット移動動作は、スタンドアロン専用
制御チャネル（ＳＤＣＣＨ：Stand-alone Dedicated Co
ntrol Channel ）として知られるグループ特殊移動（Ｇ
ＳＭ：Groupe Speciale Mobile）セルラ電話規格に指定
されるインターリーブ動作である。ＳＤＣＣＨインター
リーブ動作の例は、連続する制御バッファ・メモリ空間
３１と４個の連続バッファ３２〜３５とを有するメモリ
空間３０に関して図示される。
【００１３】図２に示されるように、ＧＳＭ ＳＤＣＣ
Ｈ制御チャネルには、４つのバースト上にインターリー
ブされる４５６個のビットが含まれる。これらのビット
は、次のような原則に従ってインターリーブされる：ｉ
＝０ないし４５５に関して Ｂ（ｎ，ｊ）＝ｃ（ｋ） ｊ＝１＊２％１１４ ＋ フロア（ｉ／２２８） ｎ＝フロア（ｉ／５７）％４ ただしｃ（ｋ）は入力バッファ（４５６ビット），ｎは
バースト（０〜３），ｊはインターリーブされたビット
（０〜１１３），％はモジューロ演算を表す。従来のプ
ロセッサは、単独の命令の中に必要なビット移動能力と
組み合わされた索引付モジューロ・アドレッシング・モ
ード（indexed modulo addressing modesを提供しない
ので、上記に示されるようなＳＤＣＣＨインターリーブ
を効率的に実現するための能力がない。
【００１４】図３は、本発明による効率的なビット移動
能力を持つデータ・プロセッサのブロック図である。一
般に、データ・プロセッサ４０には、命令デコーダ４
１，アドレス発生ユニット（ＡＧＵ）４２，レジスタ・
ファイル４３，バス・コントローラ４４および実行ユニ
ット４５が含まれる。図示される実施例においては、デ
ータ・プロセッサ４０は、起点アドレス・バス（ＳＡ
Ｂ）５１，起点データ・バス（ＳＤＢ）５２，宛先アド
レス・バス（ＤＡＢ）５３および宛先データ・バス（Ｄ
ＤＢ）５４を通じてメモリ５０に間接的に接続される。
他の実施例においては、メモリ５０とバス５１〜５４
が、データ・プロセッサ４０の外部にあることもある。
【００１５】命令デコーダ４１は、データ・プロセッサ
４０により実行されるいくつかの命令のうち任意のもの
を表す「PDATA 」と記されたデータを受信する入力を有
する。命令デコーダ４１が応答する実際の命令の組は実
施例によって変わるが、通常はデータ移動命令，算術お
よび論理命令などを含んでいる。特に、命令デコーダ４
１は、「MBIT」命令と言うビット移動命令に応答し、こ
れが起点メモリ空間内の選択されたビットを、宛先メモ
リ空間内の選択されたビット位置にコピーする。これは
図２に示されるＧＳＭ ＳＤＤＣＨ制御フレーム・デー
タのインターリーブ・アルゴリズムの間などに行われ
る。MBIT命令に応答して、命令デコーダ４１は、３つの
被解読制御信号、すなわち「起点更新（SOURCE UPDATE
）」，「宛先更新（DESTINATION UPDATE）」およびこ
れも「MBIT」と記された制御ビットを提供する。
【００１６】ＡＧＵ４２は、デジタル信号処理（ＤＳ
Ｐ）機能を効率的に実行することのできるモジューロ・
アドレッシング能力を持つアドレス発生器である。ＡＧ
Ｕ４２は、独立して起点および宛先アドレスの計算を実
行することのできる２つの部分を有する。第１部分が信
号起点更新に応答して、現在の起点アドレスを起点オフ
セットおよび起点係数値（source modulus value）に従
って次の起点アドレスに更新する。同様に、第２部分が
信号宛先更新に応答して、現在の宛先アドレスを宛先オ
フセットおよび宛先係数値に従って次の宛先アドレスに
更新する。ＡＧＵ４２は、ＳＤＢ５２およびＤＤＢ５４
を介してメモリ５０に接続され、起点および宛先アドレ
スの更新用の初期アドレスとオフセット値および係数値
を受信する。
【００１７】ＡＧＵ４２は、「現在の起点アドレス（PR
ESENT SOURCE ADDRESS）」および「現在の宛先アドレス
（PRESENT DESTINATION ADDRESS ）」と記された現在の
計算されたアドレス値をレジスタ・ファイル４３に送
り、レジスタ・ファイル４３はこれらの値を記憶してバ
ス・コントローラ４４に提示する。ＡＧＵ４２は、バス
・コントローラ４４がこれらの値を用いている、すなわ
ちポスト更新動作を実行している間にこれらのアドレス
を更新する。しかし、他の実施例においては、ＡＧＵ４
２がプレ更新動作を行うこともある。
【００１８】バス・コントローラ４４は、レジスタ・フ
ァイル４３から、現在の起点アドレスおよび現在の宛先
アドレスを受信して、「起点オペランド・アドレス（SO
URCEOPERAND ADDRESS）」および「宛先オペランド・ア
ドレス（DESTINATION OPERAND ADDRESS ）」と記された
２つの対応するオペランド・アドレスをそれぞれＳＡＢ
５１，ＤＡＢ５３に送る。さらにバス・コントローラ４
４は、図３には図示されない追加の制御信号を送る。バ
ス・コントローラ４４は、命令の種類により、起点オペ
ランド・アドレスと宛先オペランド・アドレスとを別々
に提供する。大半の命令の間では、起点オペランド・ア
ドレスおよび宛先オペランド・アドレスは、それぞれ現
在の起点アドレスおよび現在の宛先アドレスと等しい。
【００１９】しかし、バス・コントローラ４４は、現在
の起点アドレスおよび現在の宛先アドレスが、信号MBIT
に応答してビット・アドレスを表すと認識している。MB
IT命令の間は、バス・コントローラ４４は、現在の起点
アドレスを起点オペランド・アドレスと、バス・コント
ローラ４４が実行ユニット４５に送る「起点ビット・フ
ィールド（SOURCE BIT FIELD）」と記されたフィールド
の２つのフィールドに分割する。同様に、バス・コント
ローラ４４は、現在の宛先アドレスを、宛先オペランド
・アドレスと、バス・コントローラ４４が実行ユニット
４５に送る「宛先ビット・フィールド（DESTINATION BI
T FIELD ）」と記されたフィールドの２つのフィールド
に分割する。
【００２０】MBIT命令中の現在のアドレス，オペランド
・アドレスおよびビット・フィールドの関係は、オペラ
ンド毎のビット数により決まる。一般には、バス・コン
トローラ４４は、現在のアドレスをオペランド内のビッ
ト数で割り、オペランド・アドレスを設ける。ビット・
フィールドは、オペランド毎のビット数に等しいいくつ
かのビットのうち１つのビットを選択するための符号化
された信号である。
【００２１】たとえば、８ビット（バイト）オペランド
・サイズに関して、オペランド・アドレスは現在のアド
レスを８で割ったものに等しく、ビット・フィールドは
現在のアドレスのうちの３つの下位ビットになる。２の
整数べき数であるオペランド・サイズにするとバス・コ
ントローラ４４および実行ユニット４５をより容易に実
現することができるが、一般にはオペランド毎のビット
数は、完全に任意である。さらに、データ処理システム
は、メモリをバイト，１６ビット（ワード）および３２
ビット（ロング・ワード）のサイズに編成することが最
も多い。
【００２２】実行ユニット４５は、起点ビット・フィー
ルドと宛先ビット・フィールドを受信する入力と、信号
MBITを受信する制御入力と、「起点オペランド（SOURCE
OPERAND）」と記されたデータ要素を伝えるためのＳＤ
Ｂ５２に対する双方向接続部と、「宛先オペランド（DE
STINATION OPERAND ）」と記されたデータ要素を伝える
ためのＤＤＢ５４に対する双方向双方向接続部とを有す
る。信号MBITに応答して、バス・コントローラ４４は、
起点オペランド・アドレスと、図示されない制御信号と
を提供して、起点オペランドにアクセスする。起点オペ
ランドは実行ユニット４５により受信される。同時にバ
ス・コントローラ４４は、宛先オペランド・アドレス
と、図示されない制御信号とを提供して、宛先オペラン
ドにアクセスする。これもまた実行ユニット４５により
受信される。次に実行ユニット４５は、起点ビット・フ
ィールドが選択した起点オペランドのビットを、宛先ビ
ット・フィールドが選択した宛先オペランドのビット位
置にコピーする。次のメモリ・サイクルで、バス・コン
トローラ４４は再び宛先オペランド・アドレスと制御信
号とを提供し、MBIT命令の結果を、実行ユニット４５に
より提供される更新された宛先オペランドとして記憶す
る。
【００２３】データ・プロセッサ４０のMBIT機能の全体
的な利点は、起点および宛先のオペランド・アドレスと
ビット位置アドレスとを、プロセッサの他のすべての命
令と同じ実行時間をもつ１つの機械命令内でビット移動
の実行と組み合せることである。MBIT命令により、ビッ
ト移動の実行と組み合わされた起点および宛先のアドレ
スに関して、バイト・アドレス可能なプロセッサを、ビ
ット・アドレス可能なプロセッサに有効に変換する。
【００２４】データ・プロセッサ４０は、各機械サイク
ル中に１ビットのインターリーブ動作を実現する。同じ
サイクルの中で、その後の起点および宛先ビットの位置
が計算されて、更新される。これに対して、一般に既知
のデータ・プロセッサは、起点および宛先オペランドの
バイトおよびビット位置を生成して、各インターリーブ
動作中に大量のＣＰＵサイクルを消費する。用いられる
プロセッサにより、通常６ないし１０個のサイクルが単
独のビットのインターリーブ動作を実行するのに必要で
ある。
【００２５】ＳＤＣＣＨインターリーブ動作を実行する
ためにMBIT命令を用いる場合のコード・セグメントを以
下に示す： /*Initialization */ mov #(inputdata_buffer*8), r10 mov #(output data_buffer*8), r11 /* interleaving */ DO #4, r5 loopeven: rep #57, r4 MBIT (r10.b+64, %456), (r11.b+2) nop (r10.b+57), (r11.b+4) /* offset to next burst buffer */ ENDDO r5, loopeven ただし「mov 」は、メモリからオンチップ・レジスタへ
のデータ移動命令を表し、「# 」は目下のデータを表
し、「rj」はj 番目のレジスタを表し、「DO」はループ
実行（do loop ）を表し、「rep 」は反復命令を表し、
「nop 」は無動作命令（これもアドレス・レジスタの更
新を可能にする）を表す。MBIT「起点（SOURCE）」およ
び「宛先（DESTINATION ）」オペランドを記憶するメモ
リ・システム２０は、オフチップでシリコン上に集積す
ることも、一部をオンチップに一部をオフチップに集積
することもできる。
【００２６】アドレス分離をバス・コントローラ４４に
配置する利点は、ＡＧＵ４２自身の構造に影響を与えず
に、代替のアドレス発生器または起点を用いることがで
きることである。固定アドレス・データ・ポートは、レ
ジスタまたは読み取り専用メモリ（ＲＯＭ）により、レ
ジスタの間接アドレスまたは絶対アドレスとしてアドレ
スを提供できる一例である。これは多重プロセッサ・シ
ステムにおいて有利である。
【００２７】図４は、図３のデータ・プロセッサ４０の
一部を部分的にブロック図に、部分的に論理図に示す。
データ・プロセッサ４０のこの部分は、さらにＡＧＵ４
２，レジスタ・ファイル４３およびバス・コントローラ
４４を示し、これらのブロックの識別には図４でも同じ
参照番号が用いられる。ＡＧＵ４２には、一般に、３つ
のＡＧＵ、すなわち「Ｓ１」ＡＧＵ６０と、「Ｓ２」Ａ
ＧＵ６１と、「Ｄ」ＡＧＵ６２とが含まれる。MBIT命令
の間に、これらのＡＧＵの１つ、好ましくはＳ１ＡＧＵ
６０が起点ＡＧＵとして選定され、これらのＡＧＵの別
の１つ、好ましくはＳ２ＡＧＵ６１が宛先ＡＧＵとして
選定される。各ＡＧＵは、同じ機能を実行するので、Ａ
ＧＵ６０の機能だけを詳細に図示する。
【００２８】ＡＧＵ６０には、アドレス・ポインタ・レ
ジスタ６４，オフセット・レジスタ６５，係数レジスタ
６６，加算装置６７および除算装置６８が含まれる。Ｓ
１ＡＧＵ６０は、「Ｓ１更新（S1 UPDATE ）」と記され
た、図示された実施例においては起点更新と同じ信号に
応答して動作する。アドレス・ポインタ・レジスタ６４
には、初期アドレスまたは最後の更新時に計算されたア
ドレス値のいずれか一方が含まれ、この値を加算装置６
７の１つの入力に提供する。オフセット・レジスタ６５
は、現在のオフセットを提供し、係数レジスタ６６は、
現在の係数を提供する。オフセット値および係数値は、
ときどき更新されることに留意されたい。加算装置６７
は、オフセット・レジスタ６５によって提供されたオフ
セットをアドレス・ポインタ・レジスタ６４によって提
供された現在のアドレス値に加算して、その和を提供す
る。次にこの和は、アドレスとオフセットとの和を係数
値で割る除算器６８内の係数値により指定された範囲内
に入れられる。ＡＧＵ６１は、本件に参考として含まれ
る、１９８８年５月３日発行のKlokerによる米国特許第
４，７４２，４７９号「Modulo Addressing Unit Havin
g Arbitrary Offsetand Modulo Values」などの周知の
モジューロ調整回路構成によって実現することができ
る。
【００２９】ＳＤＣＣＨアルゴリズムは、MBIT命令を次
の形式で用いることを必要とする： MBIT(ra+64,%456),(rb+2) ただしｒa およびｒb は、データ・プロセッサ４０のレ
ジスタ・ファイル内の内部レジスタを指す。この命令の
最初の部分は、レジスタｒa により指定された間接アド
レスを用いて起点ビットにアクセスし、次に現在のｒa
値を４５６の係数に従って６４を加算することにより、
次の起点ビットの位置を計算する。命令の２番目の部分
は、レジスタｒb により指定された間接ビット位置を用
いて宛先ビットを記憶し、現在のｒb 値に２を加算する
ことにより次の宛先ビットの位置を計算する。
【００３０】ＡＧＵ６０〜６２のそれぞれは、（ｍ＋
１）ビットを有するアドレス値をレジスタ・ファイル４
３に提供する。レジスタ・ファイル４３には、それぞれ
ＡＧＵ６０〜６２の出力を記憶するための３つのレジス
タ７０〜７２が含まれる。この後、レジスタ７０〜７２
の出力はバス・コントローラ４４で用いることができる
ようになる。バス・コントローラ４４には、３つのシフ
タ／マルチプレクサ（ＳＨＩＦＴ／ＭＵＸ）８０〜８２
が含まれる。ＳＨＩＦＴ／ＭＵＸ８０〜８２はそれぞ
れ、レジスタ７０〜７２の対応する１つのレジスタの出
力を受信する入力と、信号MBITを受信する制御入力と、
「Ｓ１インデックス（S1 INDEX）」，「Ｓ２インデック
ス（S2 INDEX）」および「Ｄインデックス（D INDEX
）」とそれぞれ記された対応するインデックスを受信
する入力と、対応するオペランド・アドレスを提供する
出力とを有する。さらにＳＨＩＦＴ／ＭＵＸ８０，８１
は、対応するビット・フィールドを提供する出力を有す
る。
【００３１】説明上、ＳＨＩＦＴ／ＭＵＸ８０には、ビ
ット・シフタ８４およびマルチプレクサ８５が含まれ
る。ビット・シフタ８４は、「現在のＳ１アドレス（PR
ESENTS1 ADDRESS）」と記された現在のアドレスである
ビット・アドレスを「被変換Ｓ１アドレス」と記された
８ビット（バイト）オペランドにアクセスする（ｍ＋
１）ビットのアドレスに変換する。基本的にビット・シ
フタ８４は、現在のＳ１アドレスのうち（ｍ＋１−ｎ）
個の上位ビットを被変換Ｓ１アドレスの０に割り当てる
ことによって、現在のＳ１アドレスを８で割る。ビット
・シフタ８４はまた、ｎビットのＳ１インデックスを被
変換Ｓ１アドレスのｎ個の上位ビット位置に割り当て
る。ＭＵＸ８５は、被変換Ｓ１アドレスを受信する第１
入力と、現在のＳ１アドレスを受信する第２入力と、信
号MBITを受信する制御入力と、Ｓ１オペランド・アドレ
スを提供する出力とを有する。図示される実施例におい
ては、Ｓ１オペランド・アドレスは、起点オペランド・
アドレスと同じものである。図示される実施例において
起点ビット・フィールドと同じものであるＳ１ビット・
フィールドは、現在のＳ１アドレスのｎ個の下位ビット
と見なされる。
【００３２】ＡＧＵ４２は、従来の円形バッファＡＧＵ
である。バス・コントローラ４４内でシフタ／マルチプ
レクサを適切に追加することにより、オペランド・アド
レス部分を、ＡＧＵにより計算された現在のアドレスの
ビット・フィールド・アドレス部分から分離することに
よって、MBIT命令の実行が容易になる。
【００３３】図５は、MBIT部分９０と指定されたビット
移動命令を実行するための図３の実行ユニット４５の一
部のブロック図である。MBIT部分９０には、MBIT命令に
関わる実行ユニット４５のブロックが含まれる。実行ユ
ニット４５は、掛け算，掛け算−累積，加算などを含む
別の演算も実行することに留意されたい。しかしこれら
の従来の演算を行うブロックは、図５には図示されてい
ない。
【００３４】MBIT部分９０は、１クロック・サイクル内
でMBIT命令を終了するように動作する。このクロック・
サイクルは、「CLK1」，「CLK2」と記された２個の重複
しないクロック信号により半分に分割される。「Ｓ２オ
ペランド・アドレス・レジスタ（S2 OPERAND ADDRESS R
EGISTER ）」と記されたレジスタ９１は、クロック信号
CLK1に応答してバス・コントローラ４４から（ｍ＋１）
ビットのＳ２オペランド・アドレスをラッチする。ラッ
チ部分９２には、（ｍ＋１）個の対応する選択信号によ
り選択されたＳ１オペランド・アドレス内の（ｍ＋１）
ビットの１つを受信する選択可能な１ビット・ラッチが
含まれ、信号CLK1に応答して動作する。デコーダ９３
は、ｎビットのＳ１ビット・フィールドを（ｍ＋１）個
の選択信号に解読することにより、これらの選択信号を
提供する。デコーダ９３はまた、信号MBITを受信する制
御入力と、信号CLK1を受信するクロック入力とを有す
る。
【００３５】レジスタ９１とラッチ部分９２はそれぞ
れ、（ｍ＋１）ビットの出力を有し、これは１組の（ｍ
＋１）２対１ＭＵＸ９４の対応する入力に提供される。
ＭＵＸ９４はまた、１組の（ｍ＋１）個の選択信号のう
ち対応する信号を受信する（ｍ＋１）個の制御入力を有
する。デコーダ９５は、ｎビットのＳ２ビット・フィー
ルドを（ｍ＋１）個の選択信号に解読することによって
これらの選択信号を提供する。デコーダ９３にはまた、
信号MBITを受信する制御入力と、信号CLK2を受信するク
ロック入力とを有する。ＭＵＸ９４は、出力ドライバ・
ブロック９６の入力に接続された（ｍ＋１）ビットの出
力を有する。出力ドライバ・ブロック９６は、「結果(R
ESULT ）」と記された（ｍ＋１）ビットの出力を提供す
る出力と、信号CLK2を受信するクロック入力とを有す
る。
【００３６】一般的な用語では、MBIT部分９０は、簡単
で集積回路面積のわずかな量しか専有しないMBIT命令の
専用ハードウェア・モジュールである。命令の解読およ
びビット・フィールドの解読は、実行クロックに先立
ち、クロック位相内で行われる。これにより宛先オペラ
ンドと起点オペランド内の選択されたビットが、実行ク
ロック・サイクルの第１位相（CLK1）でラッチされる。
次に、実行クロック・サイクルの第２位相（CLK2）内で
起点オペランドのラッチされたビットが宛先オペランド
の選択されたビット内に多重送信され、その結果は出力
ドライバ９６を通じて出される。この動作により、起点
オペランド内のアドレスされたビットを宛先オペランド
のアドレスされたビット位置に移動する単独クロックの
実行が行われる。
【００３７】ＡＧＵ，バス・コントローラおよび実行ユ
ニットを組み合せることによって、ビット移動機能の効
率的な実現が達成され、その結果として、ＧＳＭ規格の
データ・インターリーブ／デインターリーブ要件を完了
するために必要なプロセッサ・サイクルが少なくなる。
ＧＳＭにはすべての被送信データが挟み込まれる（イン
ターリーブされる）ので、プロセッサのMBIT能力によ
り、実質的により少ない命令サイクルで済み、それに対
応してバッテリを電源とする用途では重要な電力消費が
より低くなる。
【００３８】バス・コントローラ（４４）が起点アドレ
ス変換器（８４）および起点マルチプレクサ（８５）に
よって構成されることは、本発明の１つの側面である。
起点アドレス変換器（８４）は、現在の起点アドレスを
受信する入力と、変換された起点アドレスを提供する出
力とを有する。起点アドレス変換器（８４）は、現在の
起点アドレスを、起点オペランドのビット数で割り、変
換された起点アドレスを形成する。起点マルチプレクサ
（８５）は、現在の起点アドレスを受信する第１入力
と、変換された起点アドレスを受信する第２入力と、第
３被解読信号を受信する制御入力と、起点オペランド・
アドレスを提供する出力とを有する。
【００３９】バス・コントローラが宛先アドレス変換器
（８４）および宛先マルチプレクサ（８５）によって構
成されることは本発明の別の側面である。宛先アドレス
変換器（８４）は、現在の宛先アドレスを受信する入力
と、変換された宛先アドレスを提供する出力とを有す
る。宛先アドレス変換器（８４）は、現在の宛先アドレ
スを、宛先オペランドのビット数で割り、変換された宛
先アドレスを形成する。宛先マルチプレクサ（８５）
は、現在の宛先アドレスを受信する第１入力と、変換さ
れた宛先アドレスを受信する第２入力と、第３被解読信
号を受信する制御入力と、宛先オペランド・アドレスを
提供する出力とを有する。
【００４０】命令デコーダ（４１）が、ビット移動命令
以外の複数の命令のうちの所定の命令に応答して、第１
および第２被解読信号を提供することは本発明のさらに
別の側面である。
【００４１】アドレス発生器（４２）が、アドレス発生
ユニット（ＡＧＵ）すなわち起点の係数（６７）にさら
に応答するその起点部（６０）によって構成されること
は本発明のさらに別の側面である。
【００４２】アドレス発生器（４２）が、アドレス発生
ユニット（ＡＧＵ）すなわち宛先の係数（６７）にさら
に応答するその宛先部（６１）によって構成されること
は本発明のさらに別の側面である。
【００４３】バス・アクセス手段（４４）が、宛先ビッ
ト・フィールドにより選択されたそのビット位置を含む
宛先オペランドを宛先オペランド・アドレスに記憶する
手段によって構成されることは本発明のさらに別の側面
である。
【００４４】本方法が、現在の起点アドレスを起点オペ
ランド・アドレスおよび起点ビット・フィールドに変換
し、現在の宛先アドレスを宛先オペランド・アドレスお
よび宛先ビット・フィールドに変換する段階を同時に実
行する段階によって構成されることは本発明のさらに別
の側面である。
【００４５】本発明は、好適な実施例に関して説明され
ているが、本発明は多くの方法により修正することがで
き、特に指定され上述されたもの以外にも多くの実施例
が想定できることは当業者には明白であろう。たとえ
ば、上述の実施例は、メモリ・バッファの物理的な位置
の限界を２k 境界においている。この制約をなくすため
に、代替の索引またはアドレス・オフセット計算をアド
レスＳＨＩＦＴ／ＭＵＸ８１，８２により行うことがで
きる。また、ビット移動命令は、前述のものとは異なる
構文を持つ場合もある。さらに、データ・プロセッサは
モジューロ・アドレッシング機能を持たないＡＧＵを用
いてビット移動命令を実現する場合もある。従って、添
付の請求項により本発明の精神と範囲に入る本発明のす
べての修正を含むものとする。
【図面の簡単な説明】
【図１】一般的なビット移動動作のブロック図である。
【図２】特定のビット移動動作のブロック図である。
【図３】本発明による効率的なビット移動能力を持つデ
ータ・プロセッサのブロック図である。
【図４】図３のデータ・プロセッサの一部を部分的にブ
ロック図に、部分的に論理図に示す。
【図５】ビット移動命令を実行する図３の実行ユニット
の一部のブロック図である。
【符号の説明】
４０ データ・プロセッサ ４１ 命令デコーダ ４２ アドレス発生ユニット（ＡＧＵ） ４３ レジスタ・ファイル ４４ バス・コントローラ ４５ 実行ユニット ５０ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・シー・カーティス アメリカ合衆国テキサス州オースチン、 ナンバー20302、アフトンシャイア・ウ ェイ2914 (72)発明者 ドナルド・シー・アンダーソン アメリカ合衆国テキサス州オースチン、 フローラル・パーク・ドライブ10601 (72)発明者 ウォルター・ユー・ケナスト アメリカ合衆国テキサス州オースチン、 パロマー・レーン3506 (72)発明者 ケネス・シー・ウエン アメリカ合衆国テキサス州オースチン、 ブルー・ビーチ・コーブ7402 (56)参考文献 特開 昭61−100835（ＪＰ，Ａ) 特開 平２−195429（ＪＰ，Ａ) 特開 昭57−111745（ＪＰ，Ａ) 特開 平４−260928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 - 9/355 G06F 9/40 - 9/42 390

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 効率的なビット移動能力をもつデータ・
    プロセッサ（４０）であって：ビット移動命令を含む複
    数の命令のうちの１つを受信する入力と、前記ビット移
    動命令に応答して第１，第２および第３被解読信号を提
    供する出力とを有する命令デコーダ（４１）；前記命令
    デコーダ（４１）に結合され、その起点（６０）および
    宛先（６１）部分を有するアドレス発生器（４２）；現
    在の起点アドレスを提供し、前記第１被解読信号に応答
    して起点オフセット（６５）に従って前記の現在の起点
    アドレスを更新する前記起点部分（６０）；現在の宛先
    アドレスを提供し、前記第２被解読信号に応答して宛先
    オフセットに従って前記の現在の宛先アドレスを更新す
    る前記宛先部分（６１）；前記の現在の起点および宛先
    アドレスをそれぞれ受信し、前記第３被解読信号に応答
    して、前記の現在の起点アドレスから起点オペランド・
    アドレスと起点ビット・フィールドとを計算し、前記の
    現在の宛先アドレスから宛先オペランド・アドレスと宛
    先ビット・フィールドとを計算する起点および宛先アド
    レス入力を有するバス・コントローラ（４４）；および
    起点（５１）および宛先（５３）データ・パスに結合さ
    れて、前記の起点および宛先オペランド・アドレスによ
    って表されるアドレスにおいて起点および宛先オペラン
    ドを受信して、前記第３被解読信号に応答して、前記起
    点ビット・フィールドにより選択された前記起点オペラ
    ンドのビットを、前記宛先ビット・フィールドにより選
    択された前記宛先オペランドのビット位置に移動させる
    実行ユニット（４５）；によって構成されることを特徴
    とするデータ・プロセッサ（４０）。
  2. 【請求項２】 効率的なビット移動能力をもつデータ・
    プロセッサ（４０）であって：ビット移動命令を含む複
    数の命令のうちの１つを受信し、前記ビット移動命令に
    応答して第１，第２および第３被解読信号を提供する解
    読手段（４１）；現在の起点アドレスを提供し、前記第
    １被解読信号に応答して起点オフセットに従って前記の
    現在の起点アドレスを更新する起点アドレス発生手段
    （６０）；現在の宛先アドレスを提供し、前記第２被解
    読信号に応答して宛先オフセットに従って前記の現在の
    宛先アドレスを更新する宛先アドレス発生手段（６
    １）；前記の現在の起点および宛先アドレスを受信し、
    前記第３被解読信号に応答して、前記の現在の起点アド
    レスから起点オペランド・アドレスと起点ビット・フィ
    ールドとを計算し、前記の現在の宛先アドレスから宛先
    オペランド・アドレスと宛先ビット・フィールドとを計
    算し、前記起点オペランド・アドレスおよび前記宛先オ
    ペランド・アドレスによってそれぞれ指示される位置で
    起点および宛先オペランドを取り出すバス・アクセス手
    段（４４）；および前記バス・アクセス手段（４４）に
    結合されて、前記第３被解読信号に応答して、前記起点
    ビット・フィールドにより選択された前記起点オペラン
    ドのビットを、前記宛先ビット・フィールドにより選択
    された前記宛先オペランドのビット位置に移動させるビ
    ット移動手段（４５）；によって構成されることを特徴
    とするデータ・プロセッサ（４０）。
  3. 【請求項３】 データ・プロセッサ（４０）内において
    オペランド間で効率的にビットを移動する方法であっ
    て：現在の起点アドレスを起点オペランド・アドレスと
    起点ビット・フィールドに変換する段階；現在の宛先ア
    ドレスを宛先オペランド・アドレスと宛先ビット・フィ
    ールドに変換する段階；前記起点オペランド・アドレス
    により指示されたアドレスから起点オペランドを取り出
    す段階；前記宛先オペランド・アドレスにより指示され
    たアドレスから宛先オペランドを取り出す段階；前記起
    点ビット・フィールドにより選択された前記起点オペラ
    ンドのビットを、前記宛先ビット・フィールドにより選
    択された前記宛先オペランドのビット位置に移動して、
    更新された宛先オペランドを提供する段階；起点オフセ
    ットを用いて現在の起点アドレスを更新する段階；およ
    び宛先オフセットを用いて現在の宛先アドレスを更新す
    る段階；によって構成されることを特徴とする方法。
  4. 【請求項４】 起点ベース・アドレスおよび起点オフセ
    ットに従って起点オペランド・アドレスを更新する起点
    アドレス発生器（６０）と、宛先ベース・アドレスおよ
    び宛先オフセットに従って宛先オペランド・アドレスを
    更新する宛先アドレス発生器（６１）とを有するデータ
    ・プロセッサ（４０）において、効率的にビット移動命
    令を実現する方法であって：ビット移動命令に応答し
    て、前記起点（６０）および宛先（６１）アドレス発生
    器にそれぞれ起点および宛先ビット・アドレスを提供す
    る段階；前記起点アドレス発生器（６０）の出力を、起
    点オペランド・アドレスと起点ビット・フィールドとに
    変換する段階；前記宛先アドレス発生器（６１）の出力
    を、宛先オペランド・アドレスと宛先ビット・フィール
    ドとに変換する段階；前記起点オペランド・アドレスに
    よって指示されるアドレスにおいて起点オペランドを取
    り出す段階；前記宛先オペランド・アドレスによって指
    示されるアドレスにおいて宛先オペランドを取り出す段
    階；および前記起点ビット・フィールドにより選択され
    た前記起点オペランドのビットを、前記宛先ビット・フ
    ィールドにより選択された前記宛先オペランドのビット
    位置に移動して、更新された宛先オペランドを提供する
    段階；によって構成されることを特徴とする方法。
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