JP2003108435A - ユーザによりプログラム可能なアドレス指定モードを有するシステム及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 情報処理において、システムにおけるメモリ
アドレス指定を最適化する。 【解決手段】 システム（１０）は、入力アドレスに含
まれる制御情報に応じて、ユーザにより設定可能なアド
レス指定モードを実現する。複数のユーザにより設定さ
れたアドレス置換制御レジスタ（７０乃至７２）に記憶
された符号化制御情報を用いて、入力アドレスの所定の
ビットを入れ替えて、対応する置換アドレスを選択的に
生成するためにどのビット値を用いるか判断する。プロ
セッサのパイプラインを変更する必要がないことから、
様々な置換アドレス指定モードは、ユーザ定義でき、ま
た汎用プロセッサ又は専用プロセッサのいずれかを用い
て実行し得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理に関し、
特に、システムにおけるメモリアドレス指定の最適化に
関する。

【０００２】

【従来の技術】通常、信号プロセッサは、共通の信号処
理アルゴリズムにカスタマイズされたアドレス指定モー
ドをサポートする。例えば、通常、デジタル信号プロセ
ッサには、高速フーリエ変換（ＦＦＴ）の性能を最適化
する機能が含まれる。通常、高速フーリエ変換は、桁上
げ反転又はビット反転アドレス指定が含まれる複数のア
ドレス指定モードを用いる。他の信号処理アルゴリズム
は、配列データや係数に簡単にアクセスするためのモジ
ュロ・アドレス指定を広範に用いる。これらのアドレス
指定モードは、より汎用性のあるプロセッサでサポート
されるモードとは異なる場合が多い。往々にして、汎用
プロセッサ用のアドレス指定モードは、Ｃ、Ｃ＋＋やＦ
ＯＲＴＲＡＮの様な高級言語を効率的にサポートするこ
とに基礎を置き、必ずしも信号処理アルゴリズムに見ら
れるオペランド基準パターンに最適化されていない。多
くの場合、プロセッサのパイプラインの全体構成は、こ
れらの基本アドレス指定モードの要求を核として構築さ
れている。その結果、汎用プロセッサの多くが、これら
高機能アドレス指定モードをサポートしない。通常、プ
ロセッサのアーキテクチャは、ＤＳＰ専用の又は汎用の
機能を実現するが、両方を実現しないよう特別に設計さ
れている。汎用プロセッサは、２種類以上の通常タイプ
のアドレス指定モードを実現するが、このようなプロセ
ッサのアドレス指定モードは、或る音声処理機能を含む
デジタル信号処理等の専用用途に対して最適化されてい
ない。

【０００３】なお、本件出願の優先権主張の基礎となる
米国特許出願シリアル番号第０９／９５７，７８０号の
ための情報開示陳述書として米国特許商標庁に提出され
た先行技術文献を参考として以下に記す。

【特許文献１】米国特許第６，０８１，８２１号明細書

【特許文献２】米国特許第５，１３３，０６１号明細書

【特許文献３】米国特許第４，５０６，３６４号明細書

【非特許文献１】モトローラのジョー・サーチェロ著、
“６８K ColdFIRE（R） マイクロプロセッサ”、ｄCF
4/ｄｔ−The First Derivatives of the Version
４．ＣｏｌｄＦｉｒｅ（Ｒ）Ｉｎｔｅｇｒａｔｅｄ
Ｃｏｒｅ，マイクロプロセッサ フォーラム ２０００
年１０月１１日の２頁

【０００４】

【発明が解決しようとする課題】処理機能が同化するに
つれて、汎用プロセッサは更に専用の機能を実現する必
要があるが、ほとんどの汎用プロセッサは、高機能なメ
モリアドレス指定モードをサポートできない。通常、汎
用プロセッサ内に高機能なメモリアドレス指定モードを
実現するには、このような高機能なアドレス指定モード
を実現する前に、パイプライン・アーキテクチャを再構
築する必要がある。

【０００５】

【課題を解決するための手段】本発明の第１の特徴によ
れば、メモリアドレス指定を有するシステムが提供され
る。このシステムには、第１ビットフィールドを有する
アドレス置換制御レジスタと、未置換アドレスを受信
し、また、前記アドレス置換制御レジスタから第１ビッ
トフィールドを受信するための制御回路であって、置換
アドレスを生成するために第１ビットフィールドの指示
の下で未置換アドレスを置換する前記制御回路と、前記
制御回路から置換アドレスを受信するためのメモリアレ
イであって、前記メモリアレイにアクセスするために置
換アドレスを用いる前記メモリアレイと、が含まれる。
本発明の第２の特徴によれば、メモリアドレス指定を提
供する方法であって、未置換アドレスを受信する段階
と、第１ビットフィールドを有するアドレス置換制御レ
ジスタを提供する段階と、置換アドレスを生成するため
に第１ビットフィールドの指示の下で未置換アドレスを
修正する段階と、置換アドレスをメモリアドレス指定に
提供する段階と、を備えることを特徴とする方法が提供
される。

【０００６】

【発明の実施の形態】図１は、アドレスが選択的に修正
又は置換されるシステムであって、ユーザにより設定可
能なアドレス指定モードを備えるシステム１０を示す。
システム１０は、バス１４に接続された第１入力／出力
端末を備えるシステムバス制御装置１２を有する。シス
テムバス制御装置１２は、スレーブバス１６に接続され
た第２入力／出力端末を有する。バス１６には、一般的
にモジュール１８やモジュール２０として示す複数のス
レーブ装置が接続される。モジュール１８及びモジュー
ル２０は、タイマ、汎用非同期受信送信器（ＵＡＲ
Ｔ）、パラレルポート、メモリ、シリアル通信装置、デ
ータ変換器等、任意の数の装置でよい。システムバス制
御装置１２の第３の入力／出力端末は、内部バス２２に
接続される。内部バス２２には、処理コア部２６とバス
マスタモジュール２４が接続される。バスマスタモジュ
ール２４は、処理コア部２６と同様の方法でバス転送を
開始し得る。バスマスタモジュール２４と処理コア部２
６は、各々双方向装置であり、また、各々、内部バス２
２との間で情報の受信や提供を行う。バスマスタモジュ
ール２４は、直接メモリアクセス（ＤＭＡ）装置、他の
処理コア部等、任意の数の装置でよい。システムバス制
御装置１２内には、処理コア部２６、バスマスタモジュ
ール２４及び内部バス２２に接続された他のあらゆる装
置（図示せず）間でのバストラフィックを調停する機能
を有する論理回路がある。処理コア部２６は一部のみを
示す。処理コア部２６は、バス３２を介してメモリユニ
ット３０に接続された処理ユニット２８を有する。メモ
リユニット３０は、制御バス３５、データバス３７、及
びアドレスバス３８を介してメモリアレイ３６に接続さ
れたメモリ制御装置３４を有する。

【０００７】動作中、システム１０を実行すると、ユー
ザは、メモリ３６をアドレス指定するために複数のメモ
リアドレス指定モードの内１つを定義し選択し得る。汎
用アルゴリズム及び専用のデータ処理アドレス指定のサ
ポートは、処理ユニット２８から特定のパイプラインの
サポートを必要とせずに実行し得る。メモリ制御装置３
４は、メモリアレイ３６と処理ユニット２８との間のイ
ンタフェースとして機能する。特に、メモリ制御装置３
４は、制御及びアドレス情報の生成と、メモリアレイ３
６間でのデータアクセスとを行う。更に、後述するよう
に、メモリ制御装置３４は、メモリアレイ３６へのアク
セスに用いる特定のメモリアドレス指定モードを制御す
るように機能する。このようなメモリアドレス指定モー
ドは、ソフトウェアプログラミング、又は集積回路のピ
ン入力等、他の制御手段を介してユーザ定義される。メ
モリアドレス指定モード間で変換を行う場合、入力アド
レスは、所望のメモリアドレス指定モードを実行するた
めに、他の所定のフォーマットに置換又は変更される。
アドレス置換機能は、処理ユニット２８からのメモリユ
ニット３０のメモリアクセス、及びバスマスタモジュー
ル２４からのメモリアクセス又は内部バス２２に接続さ
れメモリユニット３０を参照する他のあらゆる装置（図
示せず）からのメモリアクセスに利用可能であることに
留意されたい。

【０００８】図２には、メモリ制御装置３４の一部を詳
細に示す。ビット［１９：０］（ここで、ビット１９は
最上位ビットであり、ビット０は最下位ビット）を有す
る２０ビットアドレスの一部は、バイパス論理回路４２
の入力部に接続される。２０ビットアドレスのビット０
乃至１５が、バイパス論理回路４２の入力部に接続され
る。バイパス論理回路４２からの１６ビット出力は、各
１６：１マルチプレクサ５０の入力部に接続される。１
６：１マルチプレクサ５０は、マルチプレクサ５１乃至
６６を有する。各マルチプレクサ５１乃至６６には、単
一ビットを出力して、マルチプレクサ７７の第１入力部
に接続される１６ビットアドレスを形成するための出力
部がある。バイパス論理回路４２の第２出力は、マルチ
プレクサ７７の第２入力部に接続される。バイパス論理
回路４２の第３の出力部からは、マルチプレクサ７７の
制御入力部に接続され、また（バイパス又は置換され
た）どのアドレス３８がメモリアレイ３６に送信される
かを周期毎に判断する制御信号８０が供給される。マル
チプレクサ７７の出力部は、メモリアレイ３６に１６ビ
ットアドレス３８を供給する。マルチプレクサ６８は、
各マルチプレクサ５１乃至６６の制御入力部に制御信号
を供給する。２０ビット入力アドレスの２つのビット、
すなわち、ビット１８及びビット１９は、選択ビットと
して機能し、マルチプレクサ６８の制御入力部に接続さ
れ、どのアドレス置換制御レジスタをアドレスビット処
理に用いるかを選択するために、３つの入力信号の内１
つを選択する。また、２０ビット入力アドレスの同じ２
つのビット、すなわち、ビット１８及びビット１９は、
バイパス論理回路４２の制御入力部にも接続され、現在
の入力アドレスが置換実行を必要とするか否かを判断す
る。必要でない場合、メモリアレイ３６にアドレスバス
３８を介して送信される入力アドレスが、バイパス論理
回路４２から送信される。マルチプレクサ６８の第１入
力部は、６４ビット制御フィールドを提供するアドレス
置換制御レジスタ７０に接続される。マルチプレクサ６
８の第２入力部は、第２６４ビット制御フィールドを提
供するアドレス置換制御レジスタ７１に接続される。マ
ルチプレクサ６８の第３の入力部は、第３の６４ビット
制御フィールドを提供するアドレス置換制御レジスタ７
２に接続される。マルチプレクサ６８の６４ビット制御
フィールド出力部は、マルチプレクサ５１乃至６６の制
御端末に接続される。特に、６４ビットの内、所定の４
ビットは、それぞれマルチプレクサ５１乃至６６の所定
の１つに接続される。一般的に、バイパス論理回路４
２、マルチプレクサ５１乃至６６、マルチプレクサ６８
及びマルチプレクサ７７が、制御回路４０を形成する。

【０００９】動作中、２０ビットの未置換入力アドレス
が受信され、下位１６ビットは、バイパス論理回路４２
によって用いられる。下位１６ビットは、アドレス置換
中、制御回路４０が選択可能に変更する修正可能なアド
レス部分を形成する。ビット１６乃至１９は、アドレス
置換中、制御回路４０が決して修正しない修正不可能な
アドレス部分を形成する。ビット１６及び１７は、符号
化され、また、保護ビットとして用いられが、これにつ
いては後述する。保護ビットが存在する場合、少なくと
も１つの保護ビットが用いられ、受信未置換アドレスの
修正可能なアドレス部分［１５：０］よりも上位のビッ
ト位置付近に配置される。また、ビット１８及び１９も
符号化して、マルチプレクサ６８の制御に用いる。バイ
パス論理回路４２は、制御情報として符号化ビット１８
及び１９を用いて、置換機能を入力アドレスに適用する
か否か判断する回路として機能する。ビット１８及び１
９がゼロでない場合、置換機能が適用される。そうでな
い場合、入力アドレスは、置換回路をバイパスし、アド
レス３８としてマルチプレクサ７７によって接続され
る。例えば、ビット１８及び１９中の制御情報は、置換
バイパスのオプションを提供して、ビット１８及び１９
が、値“００”をとる場合、アドレス置換を回避する。
ビット１８及び１９が、値“０１” をとる場合、アド
レス置換制御レジスタ７０で定義される置換機能が、１
６：１マルチプレクサ５０に対する制御信号として入力
アドレスに適用される。ビット１８及び１９が、値“１
０”をとる場合、アドレス置換制御レジスタ７１で定義
される置換機能が、１６：１マルチプレクサ５０に対す
る制御信号として入力アドレスに適用される。ビット１
８及び１９が、値“１１” をとる場合、アドレス置換
制御レジスタ７２で定義される置換機能が、入力アドレ
スに適用される。

【００１０】図３には、アドレス置換制御レジスタ７０
乃至７２が提供する６４ビットのビットフィールド割当
てを示す。ビットフィールド割当ては、システム１０の
ユーザに提供され、ユーザは、適用されるアドレス置換
機能を定義するビット値を、レジスタ７０乃至７２に設
定するか又はロードされるようにしてよい。図３は、置
換制御レジスタ７０専用のビットフィールド割当てを示
すが、同一の又は他のビットフィールド割当てが、置換
制御レジスタ７１及び７２に対してなされることを理解
されたい。図示の如く、アドレス中の各ビットの置換
は、置換制御レジスタ７０内において４ビットフィール
ド毎に制御される。例えば、第１ビットフィールドは、
ビット［３：０］を含む。１６ビットの置換アドレスに
おける任意のアドレスビットをｉとした場合、対応する
４ビットの指定子は、６４ビット置換制御レジスタのビ
ット位置４ｉ乃至（４ｉ＋３）の間に配置される。例え
ば、第３の４ビットフィールド［１１：８］は、未置換
アドレスのビット２の置換を制御又は指示して、置換ア
ドレスのビット２（ｉ＝２）を形成する。同じことが、
第１４ビットフィールドを除き、図３に示す他の全ての
４ビット割当てに当てはまる。ビット［３：０］は、未
置換アドレスにおけるビット０及び１の両方の置換を制
御して、置換アドレスのビット０及び１を形成する。ビ
ットフィールドは、未置換アドレスの置換を指示するた
めに、制御回路４０が同時に用いてよい。

【００１１】図４には、メモリアレイ３６のメモリ区分
マッピングの図を示す。図示の形態において、メモリア
レイ３６が、４つのグループのメモリアドレス領域に分
割される。分割によって、多重マッピングのメモリ空間
が生成される。ページ０乃至３の第１領域は、メモリア
ドレス置換が実行されないアドレスの領域を示す。言い
換えれば、そのアドレス領域に割当てられる情報がアク
セスされる場合、メモリアドレス置換は行われない。第
２アドレス領域は、ページ４乃至７で示すが、アドレス
置換制御レジスタ７０が制御するアドレス置換を受け
る。第３のアドレス領域は、ページ８乃至１１で示す
が、アドレス置換制御レジスタ７１が制御するアドレス
置換を受ける。第４のアドレス領域は、ページ１２乃至
１５で示すが、アドレス置換制御レジスタ７２が制御す
るアドレス置換を受ける。３つの異なるアドレス置換及
びパススルー機能を示したが、あらゆる様々なサイズの
メモリ区分を任意の数だけ実現し得ることが理解されよ
う。

【００１２】図５は、メモリアレイ３６のメモリサイズ
を変更するための未置換形態での入力アドレスにおける
アドレスのビットフィールド割当てを示す。２Ｋバイト
乃至６４Ｋバイトの特定のメモリアレイサイズを示す。
他のメモリサイズも選択してよい。各メモリサイズに要
求される所定のメモリ基底アドレスは、図５の表の第２
列に示すが、ここで、これを実行する場合、図４に示す
１６の同サイズのメモリページが、物理メモリサイズの
１６倍の合計メモリ空間を必要とする。例えば、８Ｋバ
イトメモリの場合、基底アドレスは、基底アドレスが１
２８Ｋの偶数倍でなければならないことを意味する０モ
ジュロ１２８Ｋでなければならない。図５の表の第３列
は、どの置換機能を入力アドレスに適用するかを選択す
るために用いる２つの置換選択ビットを示す。図２に示
す如く、ビット１８及び１９を置換選択ビットとして用
いる場合、メモリアレイ３６のサイズは、６４Ｋバイト
でなければならない。図５の表の第４列は、入力アドレ
スのどの２つのビットを保護ビットとして用いるかを示
す。保護ビットは、置換選択ビットを含む上位の２ビッ
トと、ポストインクリメント・アドレス・モード等、従
来のアドレス生成により生じ得るあらゆる潜在的な繰上
り又は繰下げとの間のバッファとして機能する。図５の
表の第５列は、メモリアレイ３６の物理サイズに基づく
入力アドレスのビット幅を示す。メモリアレイ３６の物
理サイズが大きくなると、入力アドレスのサイズも大き
くなる。これによって、保護ビット及び置換選択ビット
のビット位置は、更に上位のビット位置にシフトする。

【００１３】図６には、置換アドレスのビット２乃至１
５のビットフィールド符号化を示す。ビット０及び１の
ビットフィールド符号化については、図７を参照して後
述する。図６の第１列は、マルチプレクサ５１乃至６６
の制御に用いる置換制御レジスタフィールドを示す。符
号化は、ビット指定子と見なし得るが、これは、ビット
指定子の値が、置換アドレスの各ビットにどんな最終値
を用いるか決定するためである。図６の第２列は、各マ
ルチプレクサ５１乃至６６がビット指定子に基づき出力
する実際のビット値を指定する。

【００１４】次のアルゴリズムは、１６ビット置換アド
レスのビット２乃至１５ビットのビット符号化を指定
し、ｉが、置換アドレスにおけるビット位置を示す場
合、置換制御レジスタから置換アドレスのｉ番目のビッ
トに対するビット指定子を抽出する。ビット指定子が０
である場合、置換アドレスのｉ番目のビットを０に設定
する。ビット指定子が１であり且つ置換制御レジスタの
ビット３が０である場合、置換アドレスのｉ番目のビッ
トを１に設定する。ビット指定子が１であり且つ置換制
御レジスタのビット３が１である場合、置換アドレスの
ｉ番目のビットを未置換アドレスのビット１と同じに設
定する。他の全ての場合、置換アドレスのｉ番目のビッ
トは、ビット指定子で指定されたビット位置の未置換ア
ドレスにおける値をとる。

【００１５】従って、置換制御レジスタのビット３（図
６の左列において一番左側のビット位置に示す５番目の
追加ビット）は、ビット指定子が値１をとる場合にのみ
意味を持つことに留意されたい。他の全ての場合、置換
制御レジスタのビット３は、図６の“Ｘ”で示す値決定
においては用いない。

【００１６】図６の符号化について、幾つかの例を用い
て更に説明する。ｉが５であり、対応するビット指定子
が値０１１１を持つと仮定する。ビット指定子が０１１
１であることから、置換アドレスのビット５は、未置換
アドレスのビット７（０１１１）に含まれる値をとる。
第２例として、ｉが６であり、対応するビット指定子が
値０００１を持ち、置換制御レジスタのビット３が値１
を持つと仮定する。これらの条件は、図６の表の第３行
に対応する。従って、置換アドレスのビット６は、未置
換アドレスのビット１の値をとる。

【００１７】システム１０において、処理コア部２６及
びバスマスタモジュール２４は、様々なオペランドサイ
ズを有するメモリにアクセスし得る。例えば、全てのメ
モリアドレスが、バイトレベルのアドレスとして処理さ
れる場合、８、１６、及び３２ビットアクセスが可能で
ある。従って、オペランド基準のサイズに基づきメモリ
アレイ３６のアドレスを正確に生成するには、置換アド
レスビット［１：０］の特別な処理が必要である。図７
には、置換アドレスのビット０及び１のビットフィール
ド符号化を示す。一番左の列に、ビット［３：０］がと
り得る所定の値を示す。記載した実施形態では用いない
値があるため、全ての可能な値を示してはいない。一番
右の２列は、ビット１及びビット０の場合に存在する対
応する置換アドレスビットを示す。例えば、置換制御レ
ジスタ［３：０］が、値０１００を持つとすると、置換
アドレスのビット１は、未置換アドレスのビット１の値
をとり、置換アドレスのビット０は、値０をとる。

【００１８】他の例として、置換制御レジスタ［３：
０］が、値１０１０を持つと仮定する。ビット指定子１
は、図７において、置換制御レジスタ［７：４］の値に
対応する。置換アドレスのビット１は、未置換アドレス
のビット指定子１が指定するビット位置に含まれる値を
とる。置換アドレスのビット０は、未置換アドレスのビ
ット位置０に含まれる値をとる。

【００１９】２つの一般的なタイプのユーザ定義による
アドレス指定モードを生成するアドレス置換機能の用途
を完全に実証する以下の例について考える。まず、モジ
ュロ−２k の表の生成について考える。２のべき乗に対
する置換アドレスの表は、上位ビットが任意のメモリア
ドレスに固定されている入力アドレスの低次のｋビット
を用いることで、容易に作成される。アドレス０ｘ１０
００（ここで、接頭部０ｘによって、基数１６、すなわ
ち１６進数値が識別される）を底として、３２ビットオ
ペランドの１０２４項目の表（合計サイズが４０９６バ
イト）を考える。入力アドレス・ストリームは、０から
始まり、アクセス当たりのデータバイト数である４づつ
単純にインクリメントされる。入力アドレス・ストリー
ムと置換アドレス出力との間の所望のマッピングは、以
下のように与えられる。

【００２０】

【表１】 表１に示す如く、入力アドレスは、連続的に増加し、一
方、置換アドレス出力は、固定アドレスから始まるモジ
ュロ４０９６の表に順番に従う。この機能を生成する場
合、６４ビットアドレスの置換制御レジスタは、値０ｘ
０００１＿ＢＡ９８＿７６５４＿３２ｘ０で設定される
が、ここで、ｘは不定（ドントケア）値を示す。表中の
点は、他に介在するアドレスシーケンスが存在すること
を示すが、便宜上、全て列挙しない。

【００２１】第２に、ＦＦＴ処理に必要なことが多いビ
ット反転の表について考える。２５６バイト、すなわ
ち、アドレス０を底とする１６ビットデータ構造の場
合、以下の表によって、必要なビット反転機能が定義さ
れる。

【００２２】

【表２】 表２に示す如く、入力アドレスは、連続的に増加し、一
方、置換アドレス出力は、ビット反転されたパターンに
従う。この機能を生成する場合、６４ビットアドレスの
置換制御レジスタは、値０ｘ００００＿００００＿１２
３４＿５６７８で設定される。ここでも、点線は、便宜
上示さないが、介在するアドレスのシーケンスを示す。

【００２３】アドレス置換を行う場合、様々なタイミン
グの実行方法を用い得ることを理解されたい。また、様
々なバッファ手法を実行してもよい。この結果、アドレ
ス置換の実行に対応するタイミングは、実行方法に固有
のものである。

【００２４】この時点で、メモリアドレス置換の仕組み
と、ユーザがメモリアドレスを修正又は置換して、それ
によって様々なタイプのメモリ置換モードの実行を可能
にするための方法と、が提供されたことが理解されたで
あろう。本発明は、汎用プロセッサに用いて、プロセッ
サが、プロセッサのパイプライン・アーキテクチャに影
響を及ぼすことなく又変更することなく、高機能なアド
レスモードの実行を可能にする。メモリアドレス置換モ
ードは、アドレス位置（すなわち、アドレスマッピン
グ）によって選択又は決定し得る。また、様々なメモリ
アドレス置換方式が、アドレス置換制御レジスタ７０乃
至７２で符号化され、アドレス置換間で透過的に切替え
を行う際、高い自由度が可能になる。

【００２５】本発明の様々な実際の具体例は、容易に利
用し得る。例えば、様々なアーキテクチャが、処理ユニ
ット２８に用い得る。本発明は、チップ上のシステムと
して単一の集積回路チップ上に実現してもよく、又は複
数の個別処理システムを用いて実現してもよい。図に示
す特定の論理ブロックのいずれかを実行するために、実
際の具体例を数多く創出し得る。例えば、メモリアレイ
は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、及び様々
な物理サイズを有するものとして実現してもよい。上述
したビット幅は、具体例に固有のものであり、ビット指
定子値等、上述した以外のビット幅を用いてもよい。シ
ステム１０は、複数のバスマスタを有するシステムとし
て実現してもよい。例えば、コプロセッサ又はＤＭＡを
処理ユニット２８に用いてもよい。本発明は、ＭＯＳ、
バイポーラ、ＳＯＩ、ＧａＡｓ、又は他の種類の半導体
処理で実現してもよい。メモリアドレス置換の実行に用
いる回路は、システム１０内の様々な場所に実装しても
よく、メモリ制御装置内での実装に制限されない。従っ
て、本発明は、添付の請求項の範囲内に入るこのような
変更及び修正を全て含むものとする。

【００２６】

【発明の効果】以上説明したように、システムにおける
メモリアドレス指定が最適化される。システムは、入力
アドレスに含まれる制御情報に応じて、ユーザにより設
定可能なアドレス指定モードを実現する。複数のユーザ
により設定されたアドレス置換制御レジスタに記憶され
た符号化制御情報を用いて、入力アドレスの所定のビッ
トを入れ替えて、対応する置換アドレスを選択的に生成
するためにどのビット値を用いるか判断する。プロセッ
サのパイプラインを変更する必要がないことから、様々
な置換アドレス指定モードは、ユーザ定義でき、また汎
用プロセッサ又は専用プロセッサのいずれかを用いて実
行し得る。

【図面の簡単な説明】

【図１】 本発明に用いる代表的なシステムを示すブロ
ック図。

【図２】 ユーザにより設定可能なメモリアドレス指定
モードを実現するための図１のメモリ制御回路を示すブ
ロック図。

【図３】 図２における置換制御レジスタの内の１つに
あるビットフィールド割当て表を示す図。

【図４】 図１のメモリアレイにおけるメモリパーティ
ションマッピングを示すブロック図。

【図５】 メモリサイズを変更するための未置換形態に
よるアドレスのビットフィールド割当てを表形式で示す
図。

【図６】 本発明に基づく置換アドレスに含まれるビッ
トの一部のビットフィールド符号化を表形式で示す図。

【図７】 本発明に基づく、置換アドレスに含まれるビ
ットにおける他の部分のビットフィールド符号化を表形
式で示す図。

【符号の説明】

１２・・・システムバス制御装置、１６・・・バス、１
８・・・モジュール、２０・・・モジュール、２６・・
・処理コア部、２８・・・処理ユニット、３４・・・メ
モリ制御装置、３８・・・アドレス、３７・・・デー
タ、３５・・・制御、３６・・・メモリアレイ、３０・
・・メモリユニット、２２・・・バス、２４・・・バス
マスタモジュール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル エム．マッカーシー アメリカ合衆国 85022 アリゾナ州 フ ェニックス イースト キャスリーン ロ ード ７ (72)発明者 ヘンリ クロエテンス ベルギー国 1800 フィルフォルデ エッ センダラーン 15 (72)発明者 ナンシー エイチ．ウー アメリカ合衆国 78737 テキサス州 オ ースチン エル ドラド ドライブ 7824 (72)発明者 ブリジッド シー．フーザー ドイツ連邦共和国 81669 ミュンヘン フランツィスカーナシュトラーセ 49 Ｆターム(参考） 5B060 AB25

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリアドレス指定を有するシステムで
   あって、 第１ビットフィールドを有するアドレス置換制御レジス
   タと、 未置換アドレスを受信し、また、前記アドレス置換制御
   レジスタから第１ビットフィールドを受信するための制
   御回路であって、置換アドレスを生成するために第１ビ
   ットフィールドの指示の下で未置換アドレスを置換する
   前記制御回路と、 前記制御回路から置換アドレスを受信するためのメモリ
   アレイであって、前記メモリアレイにアクセスするため
   に置換アドレスを用いる前記メモリアレイと、を備える
   ことを特徴とするシステム。
2. 【請求項２】 請求項１に記載のシステムであって、 未置換アドレスには、置換の間、前記制御回路によって
   決して修正されない修正不可能なアドレス部分と、置換
   の間、前記制御回路によって選択的に修正される修正可
   能なアドレス部分と、が含まれることを特徴とするシス
   テム。
3. 【請求項３】 請求項１に記載のシステムであって、 前記アドレス置換制御レジスタは、未置換アドレスの置
   換を指示するために前記制御回路によって用いられる第
   ２ビットフィールドを有することを特徴とするシステ
   ム。
4. 【請求項４】 メモリアドレス指定を提供する方法であ
   って、 未置換アドレスを受信する段階と、 第１ビットフィールドを有するアドレス置換制御レジス
   タを提供する段階と、 置換アドレスを生成するために第１ビットフィールドの
   指示の下で未置換アドレスを修正する段階と、 置換アドレスをメモリアドレス指定に提供する段階と、
   を備えることを特徴とする方法。