JPH11120114A - データ受渡装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、旧機種のＣＰＵ等に対応したＩ／
Ｏデバイス、およびそのＩ／Ｏデバイスに対するアクセ
スを制御するソフトウェアを変更することなく利用する
ことができるデータ受渡装置を提供することを目的とす
る。 【解決手段】 データ受渡部には、セレクタ信号に従っ
て動作するマルチプレクサ２０が備えられており、レジ
スタ１１，１２からの出力データがマルチプレクサ２０
によってアドレスに関わらず選択され、その選択された
出力データは外部データバスのうちの、Ｉ／Ｏデバイス
のデータポートに接続された部分に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵやＤＭＡコ
ントローラ等に備えられ外部とのデータの受渡しを担う
データ受渡装置に関する。

【０００２】

【従来の技術】ＬＳＩ技術の向上等に伴って、旧機種の
ＣＰＵ等で取り扱うことができるデータのビット長より
も長いビット長のデータを取り扱うことができる新機種
のＣＰＵ等が開発されており、この長いビット長のデー
タがＣＰＵ等のレジスタに受け渡されるための外部デー
タバスのバス幅が広くなっている。例えば、８ビットＣ
ＰＵに対して１６ビットＣＰＵや３２ビットＣＰＵが開
発されており、１６ビットＣＰＵでは１６ビットのバス
幅を有する外部データバスが用いられて１６ビットのデ
ータの受渡しが行われる。

【０００３】しかし、１６ビットＣＰＵや３２ビットＣ
ＰＵが用いられているマイクロコンピュータ等であって
も、一般に、使用されるメモリ等のアドレスは８ビット
のデータ長単位で設定されており、１６ビットＣＰＵが
用いられているマイクロコンピュータの場合には、偶数
アドレス専用の８ビットのメモリと奇数アドレス専用の
８ビットのメモリに対してデータの同時入力または同時
出力が行われることによって実質的に１６ビットのデー
タ長のメモリが実現されている。従って、外部データバ
スのうちの上位側の部分は奇数アドレス専用のメモリに
接続されて奇数アドレスに対する入出力専用の部分とし
て用いられ、下位側の部分は偶数アドレス専用のメモリ
に接続されて偶数アドレスに対する入出力専用の部分と
して用いられる。

【０００４】ところで、ＣＰＵ等には一般にパラレルＩ
／ＯやシリアルＩ／ＯやカウンタタイマといったＩ／Ｏ
デバイスが接続されており、上記外部データバスを介し
てＩ／ＯデバイスとＣＰＵ等との間でデータの受渡しが
行われている。このようなＩ／Ｏデバイスが接続されて
いる旧機種のＣＰＵの利用者が新機種のＣＰＵ等を導入
する際に、旧機種のＣＰＵ等に対応したソフトウェアが
新機種のＣＰＵ等でもそのまま動くことが望ましい。

【０００５】

【発明が解決しようとする課題】ＣＰＵデータ幅は年々
拡張される方向にあるが、使用されるＩ／Ｏデバイスの
データ幅は拡張されていない昔のままのものが多い。従
って、使用するデバイスが従来のままであっても、ＣＰ
Ｕを新機種にする場合には、これまでのプログラムを変
更する必要性がある。

【０００６】例えば８ビットのデータポートを有し、そ
のデータポートを介してＣＰＵとのデータの受渡しを行
うＩ／Ｏデバイスが、１６ビットＣＰＵに接続される場
合を考えてみる。この１６ビットＣＰＵには、１６ビッ
トのビット幅を有する外部データバスが備えられてお
り、その外部データバスの上位側の８ビット部分あるい
は、下位側の８ビット部分にＩ／Ｏデバイスのデータポ
ートが接続されることとなる。このため、このＩ／Ｏデ
バイスを正常に動作させるためには、ＣＰＵにとってみ
ればＩ／Ｏデバイスには偶数アドレスおよび奇数アドレ
スのうちのいずれか一方のみを用いて入出力を行わなけ
ればならないこととなり、これはＩ／Ｏデバイスに対す
るアクセスを制御するソフトウェアの変更が必須である
ことを意味している。なお、この場合には、Ｉ／Ｏデバ
イスが受け取るアドレスは、ＣＰＵから出力されたアド
レスの最下位ビットが除かれて下位側に１ビットシフト
されたアドレスとなる。

【０００７】また、外部データバスの上位側の部分およ
び下位側の部分それぞれに２つのＩ／Ｏデバイスが接続
されれば、ＣＰＵにとって偶数アドレスおよび奇数アド
レスの双方を用いて入出力が可能となる。しかし、この
場合には２つのＩ／Ｏデバイスのうちの一方のＩ／Ｏデ
バイス（ＩＯ＃１）に対しては偶数アドレスが用いられ
て入出力が行われ、２つのＩ／Ｏデバイスのうちの他方
のＩ／Ｏデバイス（ＩＯ＃２）に対しては奇数アドレス
が用いられて入出力が行われることとなる（図５参
照）。このため、パラレルＩ／Ｏのように、２つのＩ／
ＯデバイスのいずれのＩ／Ｏデバイスのいずれのアドレ
スに対してデータの入出力が行われても正常に動作する
Ｉ／Ｏデバイスである場合には、旧機種のＣＰＵ等に対
応したＩ／Ｏデバイス、およびそのＩ／Ｏデバイスに対
するアクセスを制御するソフトウェアを変更することな
く利用することもできるが、２つのＩ／Ｏデバイスのう
ちの一方のＩ／Ｏデバイスに対して選択的にデータの入
出力が行われる必要がある場合や、特定のアドレスへの
入出力によって特定の動作が行われるＩ／Ｏデバイスで
ある場合等にはソフトウェアの変更が必須となる。

【０００８】本発明は、上記事情に鑑み、旧機種のＣＰ
Ｕ等に対応したＩ／Ｏデバイス、およびそのＩ／Ｏデバ
イスに対するアクセスを制御するソフトウェアを変更す
ることなく利用することができるデータ受渡装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成する本発
明のデータ受渡装置は、所定のビット幅のレジスタ複数
を有し、その所定のビット幅と同じビット幅のデータポ
ートを有するＩ／Ｏデバイスとレジスタとの間のデータ
の受渡しを担うデータ受渡装置において、Ｉ／Ｏデバイ
スのデータポートに接続される外部データバスと、レジ
スタそれぞれに接続される部分複数からなる内部データ
バスと、内部データバスの、レジスタ複数のうちのいず
れか１つのレジスタに接続された部分と外部データバス
との間を、外部デバイスのアクセス先を定めるアドレス
とは独立に定められてなる制御信号に応じて切換自在に
接続する接続切換回路とを備えたことを特徴とする。

【００１０】なお、本発明において「アドレスとは独立
に定められてなる制御信号」とは、アドレスとは独立に
生成された制御信号のみならず、一旦アドレスに依存し
て生成された信号からアドレス依存性がキャンセルされ
て生成された制御信号も含む意味である。

【００１１】

【発明の実施の形態】以下、本発明の一実施形態につい
て説明する。本実施形態のデータ受渡装置は、２つの８
ビットのレジスタを備えた１６ビットＣＰＵに内蔵さ
れ、それらのレジスタと、外部データバスのうちの上位
側の８ビット部分に接続された、Ｉ／Ｏデバイスの８ビ
ットのデータポートとの間のデータの受渡しを担う装置
であり、ＣＰＵからＩ／Ｏデバイスへのデータの出力を
担う出力受渡部と、Ｉ／ＯデバイスからＣＰＵへのデー
タの入力を担う入力受渡部とで構成されている。

【００１２】図１は、本発明のデータ受渡装置の一実施
形態における出力受渡部を示す図である。この出力受渡
部には、本発明にいう内部データバスの一例である出力
内部バスＤＯと、本発明にいう外部データバスの一例で
ある出力外部バスＤＯＵＴとが備えられており、出力内
部バスＤＯを構成する、８ビットのバス幅を有する２つ
の部分は、ＣＰＵの２つのレジスタ１１，１２それぞれ
に接続されている。また出力外部バスＤＯＵＴの上位側
の部分はＩ／Ｏデバイスのデータポートに接続されてい
る。なお、出力外部バスＤＯＵＴの下位側の部分につい
ては図１では省略されている。また、出力受渡部には、
セレクタ信号に従って動作するマルチプレクサ２０と、
１ビットの制御信号に従って動作するマルチプレクサ３
０と、論理ゲート４０が備えられており、これらによっ
て本発明にいう接続切換回路の一例が構成されている。
マルチプレクサ２０によって、出力内部バスＤＯのうち
のいずれか一方の部分からの出力データが、後述するセ
レクタ信号に従って選択され、出力外部バスＤＯＵＴの
上位側の部分へ出力される。また、マルチプレクサ３０
によって、後述する、上位側用のセレクタ信号および下
位側用のセレクタ信号のうちのいずれかのセレクタ信号
が制御信号に従って選択されてマルチプレクサ２０に入
力される。

【００１３】ここで、上位側用のセレクタ信号および下
位側用のセレクタ信号について説明する。上記で説明し
たように、従来技術では、外部データバスのうちの下位
側の部分は偶数アドレスとのデータの入出力専用とさ
れ、上位側の部分は奇数アドレスとのデータの入出力専
用とされている。従って、ＣＰＵの一方のレジスタから
のデータが出力される場合には、外部データバスのうち
のアドレスに応じた部分に、内部データバスのうちの２
つの部分から出力データが選択されて出力されている。
この選択をマルチプレクサに行わせるためのセレクタ信
号が上位側用のセレクタ信号および下位側用のセレクタ
信号である。従って、Ｉ／Ｏデバイスへのアクセスを行
わせる８ビット命令が実行された場合には、上位側用の
セレクタ信号が入力されたマルチプレクサによって、デ
ータを出力するアドレスが奇数アドレスである場合に出
力データが選択されてそのマルチプレクサから出力され
る。また、下位側用のセレクタ信号が入力されたマルチ
プレクサによって、データを出力するアドレスが偶数ア
ドレスである場合に出力データが選択されてそのマルチ
プレクサから出力される。

【００１４】以下、本実施形態の説明を続ける。出力デ
ータが出力されるＩ／Ｏアドレスが偶数アドレスであれ
ば下位側用のセレクタ信号を選択し、奇数アドレスであ
れば上位側用のセレクタ信号を選択する１ビットの制御
信号が、Ｉ／Ｏデバイスへのアクセスを行わせる８ビッ
ト命令が実行された場合に論理ゲート４０によって生成
される。このような制御信号がマルチプレクサ３０へ入
力され、上位側用のセレクタ信号および下位側用のセレ
クタ信号からアドレスに応じて１つのセレクタ信号が選
択されることによって２つのセレクタ信号が合成され
て、アドレスに対する依存性がキャンセルされたセレク
タ信号が生成されることとなる。このセレクタ信号が入
力されることで、レジスタ１１，１２からの出力データ
がマルチプレクサ２０によってアドレスに関わらず選択
され、その選択された出力データは８ビットのデータポ
ートを介してＩ／Ｏデバイスに出力されることとなる。

【００１５】図２は、本発明のデータ受渡装置の一実施
形態における入力受渡部を示す図である。この入力受渡
部には、本発明にいう内部データバスの一例である入力
内部バスＤＩと、本発明にいう外部データバスの一例で
ある入力外部バスＤＩＮが備えられている。また、入力
受渡部には、入力内部バスＤＩの下位側の部分用のマル
チプレクサ５１と、入力内部バスＤＩの上位側の部分用
のマルチプレクサ５２と、２つの論理ゲート６１，６２
が備えられており、これらによって本発明にいう接続切
換回路の一例が構成されている。図１の場合と同様に入
力内部バスＤＩはレジスタ１１，１２に接続されてお
り、入力外部バスＤＩＮのうちの上位側の部分はＩ／Ｏ
デバイスのデータポートに接続されている。２つのマル
チプレクサ５１，５２は、入力内部バスＤＩのうちの、
それぞれのマルチプレクサ５１，５２が接続されている
部分に、入力外部バスＤＩＮを構成する２つの部分のう
ちの一方の部分からの入力データを、１ビットの制御信
号に応じて選択して出力する。

【００１６】この入力受渡部には、２つのマルチプレク
サ５１，５２それぞれに対応して２つの論理ゲート６
１，６２が備えられており、Ｉ／Ｏデバイスへのアクセ
スを行わせる８ビット命令が実行された場合には、これ
らの論理ゲートによって、以下に述べるような制御信号
が生成され各マルチプレクサ５１，５２へ出力される。
論理ゲート６１，６２によって生成される制御信号は、
入力外部バスＤＩＮのうちの上位側からの入力データ
を、その入力データが読まれるアドレスに関わらず選択
する制御信号である。なお、Ｉ／Ｏデバイスへのアクセ
スを行わせる８ビット命令以外の命令が実行された場合
には、従来技術同様にアドレスに応じた入力データの選
択が行われるためのセレクタ信号がマルチプレクサ５
１，５２に入力される。

【００１７】以上説明したように、本実施形態のデータ
受渡装置によれば、１６ビットＣＰＵに、８ビットのデ
ータポートを有するＩ／Ｏデバイスが接続される場合で
あっても、Ｉ／Ｏデバイスへのアクセスを行わせる８ビ
ット命令が実行された場合には、アドレスに関わらず、
外部データバスのうちの、Ｉ／Ｏデバイスのデータポー
トに接続されている部分を介してデータの入出力が行わ
れるので、８ビットのデータポートを有するＩ／Ｏデバ
イス、およびそのＩ／Ｏデバイスへのアクセスを制御す
るソフトウェアをそのまま使用することができる。

【００１８】以上の説明では、Ｉ／Ｏデバイスのデータ
ポートのビット幅のビット数と同じビット数のレジスタ
長を有するレジスタが２つ備えられている場合について
説明したが、本発明のデータ受渡装置においては、レジ
スタの数は２つに限定される必要はなく、Ｉ／Ｏデバイ
スのデータポートのビット幅のビット数と同じビット数
のレジスタ長を有するレジスタが４つあるいは８つ備え
られたものであってもよい。

【００１９】以下、データ受渡装置に４つのレジスタが
備えられている場合の一実施形態について説明する。図
３は、本実施形態における出力受渡部を示す図である。
図４は、本実施形態における入力受渡部の一部分を示す
図である。この図には、入力受渡部のうちの、１つのレ
ジスタに対応した部分だけが示されており、入力受渡部
のうちの、他の３つのレジスタそれぞれに対応した部分
については同じ構成であるので図示を省略する。

【００２０】これらの図に示す出力受渡部および入力受
渡部には、８ビットのレジスタ１３，１４，１５，１６
が４つ備えられているので、内部データバスＤＯ，ＤＩ
および外部データバスＤＯＵＴ，ＤＩＮそれぞれが、８
ビットのバス幅を有する部分を４つずつ有し、セレクタ
信号の種類は４種類である。また、４つの入出力データ
から１つの入出力データをマルチプレクサ２１，５３に
よって選択するためのセレクタ信号等、および４種類の
セレクタ信号から１つのセレクタ信号をマルチプレクサ
３１によって選択するための制御信号は２ビットであ
る。また、２ビットの制御信号等を生成するために、論
理ゲート４１，４２，６３，６４が２つずつの組で用い
られている。

【００２１】このように、図３および図４示す出力受渡
部および入力受渡部を構成する各構成部分等の数は、図
１および図２に示す出力受渡部および入力受渡部を構成
する各構成部分等の数よりも多い。しかし、図３および
図４に示す出力受渡部および入力受渡部の各構成部分の
動作や役割は、図１および図２に示す出力受渡部および
入力受渡部の各構成部分の動作や役割と基本的に同じで
ある。即ち、出力受渡部では、４種類のセレクタ信号が
合成されることによってアドレスへの依存性がキャンセ
ルされたセレクタ信号が生成され、そのセレクタ信号が
マルチプレクサ２１に入力されることによって、アドレ
スに関わらず出力データが選択されて、出力外部バスＤ
ＯＵＴのうちの最上位の８ビット部分にその出力データ
が出力される。また、入力受渡部では、Ｉ／Ｏデバイス
へのアクセスを行わせる８ビット命令が実行された場合
には、アドレスに関わらず入力外部バスＤＩＮのうちの
最上位の８ビット部分からの入力データが選択されて、
入力内部バスＤＩのうちのマルチプレクサに接続された
部分に入力される。

【００２２】上記説明した構成および動作によって、デ
ータ受渡装置に４つのレジスタが備えられている場合で
あっても、常にデータの入出力が、外部データバスのう
ちの、Ｉ／Ｏデバイスのデータポートに接続されている
部分を介して行われることとなるので、旧機種のＣＰＵ
等に対応したソフトウェアおよびＩ／Ｏデバイスを変更
することなく利用することができる。

【００２３】

【発明の効果】以上説明したように、本発明のデータ受
渡装置によれば、旧機種のＣＰＵ等に対応したソフトウ
ェアおよびＩ／Ｏデバイスを変更することなく利用する
ことができる。

【図面の簡単な説明】

【図１】本発明のデータ受渡装置の一実施形態における
出力受渡部を示す図である。

【図２】本発明のデータ受渡装置の一実施形態における
入力受渡部を示す図である。

【図３】本発明のデータ受渡装置の他の実施形態におけ
る出力受渡部を示す図である。

【図４】本発明のデータ受渡装置の他の実施形態におけ
る入力受渡部の一部分を示す図である。

【図５】Ｉ／Ｏデバイスが２つ用いられる場合の、アド
レスとＩ／Ｏデバイスとの対応を示す図である。

【符号の説明】

ＤＯ 出力内部バス ＤＩ 入力内部バス ＤＯＵＴ 出力外部バス ＤＩＮ 入力外部バス １１，１２ レジスタ ２０，２１，３０，３１，５１，５２，５３ マルチ
プレクサ ４０，４１，４２，６１，６２，６３，６４ 論理ゲ
ート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定のビット幅のレジスタ複数を有し、
   前記所定のビット幅と同じビット幅のデータポートを有
   するＩ／Ｏデバイスと前記レジスタとの間のデータの受
   渡しを担うデータ受渡装置において、 前記Ｉ／Ｏデバイスのデータポートに接続される外部デ
   ータバスと、 前記レジスタそれぞれに接続される部分複数からなる内
   部データバスと、 前記内部データバスの、前記レジスタ複数のうちのいず
   れか１つのレジスタに接続された部分と前記外部データ
   バスとの間を、外部デバイスのアクセス先を定めるアド
   レスとは独立に定められてなる制御信号に応じて切換自
   在に接続する接続切換回路とを備えたことを特徴とする
   データ受渡装置。