KR100288038B1

KR100288038B1 - 초대규모집적에 적합한 파이프라인 반도체장치

Info

Publication number: KR100288038B1
Application number: KR1019920018047A
Authority: KR
Inventors: 이와무라마사히로; 다나까시게야; 홋다다까시; 야마우찌다쯔미; 모리가즈따까
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1991-10-09
Filing date: 1992-10-02
Publication date: 2001-05-02
Also published as: JP3147432B2; US6029220A; JPH05100850A; US6467004B1; KR930008846A

Abstract

파이프라긴 데이타처리장치, 파이프라인 기억장치 등의 초대규모집적(ULSI)에 적합한 파이프라인 반도체장치에 관한 것으로서, 미세가공화의 진보에 의한 배선지연시간의 증대의 영향을 받지 않고 파이프라인 동작의 고속화, 고성능화를 실현하기 위해, 처리회로장치의 파이프라인동작을 클럭사이클과 동기하여 실행하고, 파이프라인동작이 기능처리용 및 전송처리용의 파이프라인스테이지를 각각 구비하는 파이프라인동작 실행방법으로서, 처리회로장치를 기능처리부 및 전송 처리부로 분리하기 위해 처리회로장치를 조사하는 스텝과; 분리된 기능처리부의 각각 및 분리된 전송처리부의 각각에 대해 다른 파이프라인 스테이지를 각각 할당하는 스텝을 포함하고, 전송처리부에 할당된 파이프라인 스테이지의 각각은 N개(N≥1)의 부분으로 분할된 전송선을 구비하고, 분할된 각 부분은 1클럭사이클 이하의 소정의 전송시간을 갖고 또 2개의 파이프라인 래치 사이에 배치되어 있고, N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 신호전송선의 총배선지연시간이다)로 주어지도록 하였다.

이와 같이. 새로운 기술개발 없이도 미세화에 의한 디바이스의 성능향상 및 회로의 성능향상에 의해서 파이프라인 반도체장치의 동작주파수 및 성능을 높일 수 있다는 등의 효과가 얻어진다.

Description

초대규모집적에 적합한 파이프라인 반도체장치

본 발명은 파이프라인 데이타처리장치, 파이프라인 기억장치 등의 초대규모집적(ULSI)에 적합한 파이프라인 반도체장치에 관한 것이다.

마이크로프로세서를 비롯한 데이타처리장치나 기억장치에서는 동작의 고속화를 위해서 파이프라인제어가 폭넓게 사용되고 있다. 파이프라인 마이크로 프로세서의 1예는 예를 들면 IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-19, No.5, OCT., 1984, pp.682-689에 개시되어 있다. 또, 파이프라인 메모리의 1예는 예를 들면 ISSCC 87 Feb., 1987, pp.256-257에 개시되어 있다.

도 23은 종래의 파이프라인 데이타처리장치의 일반적인 구성을 도시한 것이다. 도 23에 있어서 (2300)은 기능블럭(2310) 및 (2320)을 갖는 데이타처리장치를 나타낸다. 기능블럭(2310)은 입력래치(2311) 및 기능회로유니트(2312)를 갖고 있다. 기능블럭(2320)은 입력래치(2321) 및 기능회로유니트(2322)를 갖고 있다. 기능블럭(2310) 및 (2320)은 배선저항(241) 및 배선용량(242)로 등가회로 모델이 나타내지는 신호전송선(240)에 의해 결합(상호접속)되어 있다.

도 24는 도 23에 도시된 데이타처리장치의 파이프라인 동작을 도시한 것이다. 도 24에 있어서 "A"는 기능블럭(2310)에 의한 처리 및 신호전송선(240)에 의한 신호전송이 실행되는 동안의 클럭사이클을 나타낸다. "B"는 기능블럭(2320)에 의한 처리가 실행되는 동안의 클럭사이클을 나타낸다. 여기서, 종래기술에 있어서의 공통적인 특징은 처리시간"A"중에는 기능블럭(2310)의 처리시간뿐만아니라, 신호전송선(240)에 의한 신호전송시간도 포함되어 있다는 것이다.

도 25는 일반적인 반도체 기억장치의 대표적인 칩레이아웃을 도시한 것이다. 도 25에 있어서 (2500)은 반도체 기억장치의 칩을 나타낸다. (2510-1)~(2510-8)은 메모리어레이를 나타낸다. (2520-1)~(2520-7)은 어드레스디코더를 나타낸다. (2530-1)~(2530-8)은 컬럼(열)선택스위치, 센스앰프 등을 각각 포함하는 내부주변회로이다. (2540-1) 및 (2540-2)는 패드영역을 나타낸다. (2550-1)은 어드레스입력회로를 포함하는 외부주변회로를 나타낸다. (2550-2)는 출력구동회로를 포함하는 외부주변회로를 나타낸다. 신호선(2560)은 주변회로(2550-1)에서 어드레스디코더(2520-1)~(2520-7)로 어드레스신호를 공급하고, 칩(2500)의 긴쪽방향을 따라 연장하는 긴 배선으로 되어 있다. 다른 신호선(2570)은 내부주변회로(2530-1)~(2530-8)과 외부주변회로(2550-2) 사이에서 신호를 전송하고, 칩(2500)의 긴쪽방향을 따라 연장하는 긴 배선으로 되어 있다. 이와 같은 긴 배선을 포함하는 반도체 기억장치의 파이프라인 동작에 있어서, 상술한 데이타처리장치의 경우와 마찬가지로 하나의 파이프라인 사이클중에 기능회로유니트에 의한 처리시간 및 신호선(2560) 또는 (2570)에 의한 신호전송시간이 포함되게 된다.

상술한 종래기술의 중대한 문제점은 1개의 파이프라인 사이클중에 장치의 성능 및 회로구성에 의존해서 변화하는 기능회로유니트에 의한 처리시간 뿐만 아니라, 배선의 재료, 구조, 길이에 따라 변화하는 신호전송시간도 포함되어 있다는 것이다. 이 때문에, 미세화기술의 진보에 의한 높은 장치성능의 도입 및 고속 회로구조의 개발을 통해서 기능회로유니트의 성능을 향상시킬 수 있다. 그러나, 그 반면 미세화기술이 진전될 수록 배선저항 및 배선용량도 증대하기 때문에 신호의 전송시간이 길어진다. 따라서, 파이프라인 사이클을 기대한 대로 단축할 수 없으며, 최악의 경우에는 파이프라인 사이클을 연장시키지 않으면 안된다.

도 26은 종래의 파이프라인 동작이 적용되는 경우에 있어서 배선에 의한 신호전송시간의 증대가 금후의 초고속 ULSI 반도체장치를 실현하는데 있어서 어떻게 중대한 장해로 되는가를 예시하는 그래프이다. 도 26에 있어서 미세화의 세대S0에 있어서 동작주파수는 33MHz, 회로지연시간은 27. 9ns, 배선지연시간은 2.1ns로 가정하고, 스케일링(scaling)에 의해서 회로성능은 새로운 세대마다 150% 향상되고, 배선지연시간은 보수적 평가로 새로운 세대마다 150%씩 증가되는 것으로 가정하고 있다.

도 26중의 실선은 배선지연시간을 고려하지 않고 미세화기술의 진보에 의한 장치의 성능향상에서 기대되는 이상적인 동작주파수를 나타낸다. 도 26중의 점선은 배선지연시간을 고려했을 때 기대되는 동작주파수를 나타낸다. 도 26에서 명확한 바와 같이, 배선지연시간을 무시한 이상적인 경우, 세대S5에서는 동작 주파수를 약270MHz까지 고속화할 수 있다. 그러나, 배선지연시간을 고려한 경우에 동작주파수는 세대S0의 33MHz에서 세대S3에서의 피크동작주파수 약65MHz까지로 3세대에 걸쳐 2배밖에 향상시킬 수 없다. 또, 더욱더 미세화기술이 진보한 세대S4부터는 동작주파수가 저하하기 시작한다. 다음세대S5에서는 이상적인 경우의 약5분의 1인 약51MHz의 동작주파수밖에 실현할 수 없다. 이상의 배선지연에 기인하는 문제에 대해서 이하의 해결책이 고려된다.

[1] 폭이 넓은 배선 및 고속이고 고부하 구동능력을 갖는 버퍼를 사용한다.

[2] 저항 및 용량이 작은 새로운 배선재료를 개발한다.

[3] 3차원 배치(레이아웃) 등 짧은 배선을 마련한 새로운 배치법을 개발한다.

[4] 짧은 배선을 마련하기 위한 시스템을 연구한다.

그러나, 해결책[1]은 부분적으로는 가능하지만 ULSI칩의 고집적도를 희생시키게 되므로, 이 해결책[1]은 실제적으로 사용할 수 없다. 또, 해결책[2] 및 [3]은 연구 및 개발에 장기간을 필요로 한다. 이들 기술은 아직 확립되어 있지 않다. 해결책[4]에 대해서는 구체적이고 근본적인 수단이 아직 실현되지 않았다. 배선의 신호지연을 최소화하기 위한 회로배치 설계는 본 명세서에 참고로 기재한 1990년 12월 20일에 출원되어 본 출원인에게 양도된 U.S. Serial No. 07/630,553에 개시되어 있다.

본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로서, 고속 및 고성능의 파이프라인 반도체장치를 제공하는 것이다.

제1도는 본 발명에 따른 파이프라인 반도체장치의 제1 실시예를 도시한 회로블럭도.

제2도는 제1도에 도시된 제1 실시예의 파이프라인동작을 설명하는 도면.

제3도는 본 발명에 따른 파이프라인 반도체장치의 제2 실시예를 도시한 회로블럭도.

제4도는 제3도에 도시된 제2 실시예의 파이프라인 동작을 설명하는 도면.

제5도는 본 발명에 따른 파이프라인 반도체장치의 제3 실시예를 도시한 훨막블럭도.

제6도는 제5도에 도시된 제3 실시예의 파이프라인 동작을 설명하는 도면.

제7도는 신호전송선의 배선의 등가회로모델을 도시한 회로도.

제8도는 신호전송선의 버퍼를 포함하는 배선의 등가회로모델의 회로도.

제9도는 기능블럭의 지연시간 분포를 도시한 도면.

제10도는 본 발명에 따른 쌍방향 전송시스템을 포함하는 파이프라인 반도체장치의 다른 실시예를 도시한 회로블럭도.

제11도는 쌍방향 전송시스템의 파이프라인 동작을 설명하는 도면.

제12도는 단방향 래치의 1예를 도시한 회로도.

제13도는 쌍방향 래치의 1예를 도시한 회로도.

제14도는 본 발명에 따른 마이크로프로세서의 1실시예를 도시한 블럭도.

제15도는 제14도에 도시된 실시예의 파이프라인 동작을 설명하는 도면.

제16도는 입출력제어유니트와 내부메모리 사이의 파이프라인 동작을 설명하는 도면.

제17도는 본 발명에 따른 멀티마이크로프로세서의 1실시예를 도시한 회로 블럭도.

제18도는 제17도에 도시된 실시예의 파이프라인 동작을 설명하는 도면.

제19도는 본 발명에 따른 리피터의 1실시예를 도시한 회로블럭도.

제20도는 본 발명에 따른 반도체 기억장치의 1실시예를 도시한 회로블럭도.

제21도는 제20도에 도시된 실시예의 파이프라인 동작을 설명하는 도면.

제22도는 제20도에 도시된 반도체 기억장치의 회로부를 상세하게 도시한 회로 블럭도.

제23도는 종래의 데이타처리장치를 도시한 회로블럭도.

제24도는 제23도에 도시된 데이타처리장치의 파이프라인 동작을 설명하는 도면.

제25도는 종래의 굴도체 기억장치의 레이아웃을 도시한 개략적 회로도.

제26도는 스케일링과 동작주파수의 관계를 도시한 그래프.

제27도는 본 발명에 따른 멀티칩 모듈시스템의 1실시예를 도시한 회로블럭도.

상기 목적을 달성하기 위한 본 발명의 각종 특징점은 이하와 같다.

[1] 기능처리 및 전송처리를 포함하는 파이프라인 스테이지를 클럭사이클과 동기해서 실행하는 파이프라인 반도체장치에 있어서, 각 기능처리와 각 전송처리를 다른 스테이지에 할당한다.

[2] 기능처리를 실행하는 각 기능블럭 전후에 래치를 마련한다.

[3] 전송처리를 실행하는 각 전송선 전후에 래치를 마련한다.

[4] 상기 전송선을 임의의 수의 전송선으로 분할한다.

[5] 상기 전송선을 각각 임의의 길이를 갖는 전송선으로 분할한다.

[6] 상기 분할된 전송선의 각각을 래치를 사용해서 분할한다.

[7] 제1 기능블럭과 제2 기능블럭 간의 신호전송선을 분할전의 신호전송선의 길이인 1/N(N≥1)와 동일한 길이를 각각 갖는 신호전송선으로 분할한다. 상기 분할된 신호전송선의 각각은 상기 2개의 래치 사이에 끼워유지(개재)된다. 하나의 래치에서 다른 하나의 래치로 신호 전송하는데 필요한 시간주기가 상기 클럭사이클의 주기와 동기(일치)하도록 파이프라인 동작을 실행한다.

[8] 분할전의 신호전송선의 길이인 1/N(N≥1)과 동일한 길이를 각각 갖는 분할된 신호전송선 중의 적어도 어느 1개는 분기 신호전송선을 포함한다.

[9] N≥2일 때, 분할된 신호전송선 사이의 (N-1)개의 분할점의 각각에 단방향 파이프라인 래치를 마련한다.

[10] N≥2일 때, 분할된 신호전송선 사이의 (N-1)개의 분할점의 각각에 쌍방향 파이프라인 래치를 마련한다.

[11] 파이프라인 사이클시간을 T, 클럭 스큐를 tk, 래치의 지연시간을 tl, 셋업시간을 ts, 신호전송선의 총배선지연시간을 tx로 했을 때, 신호전송선의 분할수N은 N≥tx/[T-(tk+tl+ts)]로 주어진다.

상술한 특징을 갖는 마이크로프로세서는 이하와 같은 특징점이 있다.

[1] 클럭사이클과 동기해서 M단(M≥2)의 파이프라인 동작을 실행하는 마이크로프로세서에 있어서, 명령캐시의 리드에서 연산결과를 메모리(기억장치)에 라이트할 때까지의 여러 스테이지중의 적어도 1개는 N단(N≥1)의 신호전송 스테이지를 포함한다.

[2] N단(N≥1)의 신호전송 스테이지는 명령캐시와 명령제어유니트 사이에 끼워유지된다.

[3] N단(N≥1)의 신호전송 스테이지는 명령제어유니트와 논리/산술 연산유니트 사이에 끼워유지된다.

[4] N단(N≥1)의 신호전송 스테이지는 논리/산술 연산유니트와 레지스터화일 사이에 끼워유지된다.

[5] N단(N≥1)의 신호전송 스테이지는 레지스터화일과 데이타캐시 사이에 끼워유지된다.

[6] N단(N≥1)의 신호전송 스테이지는 내부메모리와 입출력 제어유니트 사이 에 끼워유지된다.

[7] 신호전송 스테이지 마다의 신호전송선은 기능블럭을 상호접속하는 배선이다.

[8] 신호전송 스테이지 마다의 신호전송선은 기능블럭을 상호접속하는 배선과 이 배선의 도중에 삽입된 지연소자 또는 파형정형버퍼이다.

상기 특징을 갖는 멀티마이크로프로세서는 이하의 특징점이 있다.

[1] 반도체칩상에 일체로 제조된(집적된) M대의 마이크로프로세서를 갖는 멀티 마이크로프로세서에 있어서, 각 마이크로프로세서와 파이프라인래치를 포함하는 리피터(중계기)를 함께 접속하는 N단(N≥1)의 신호전송 스테이지 및 2개의 마이크로프로세서 사이의 신호전송을 위한 2N단(N≥1)의 신호전송 스테이지를 갖는다.

[2] 신호전송 스테이지에 대응하는 신호전송선은 각 마이크로프로세서 사이를 접속하는 배선만으로 구성되어 있다.

[3] 신호전송 스테이지에 대응하는 신호전송선은 각 마이크로프로세서 사이를 접속하는 배선과 이 배선의 도중에 삽입된 지연소자 또는 파형정형버퍼로 구성되어 있다.

[4] M대의 마이크로프로세서를 접속하는 신호전송선은 파이프라인래치를 포함하는 리피터에 접속된 M조의 버스에 할당되어 있다.

[5] M대의 마이크로프로세서는 파이프라인 래치를 포함하는 리피터를 둘러싸도록 배치되어 있다.

[6] 마이크로프로세서 간의 신호전송을 제어하는 각 리피터는 파이프라인 래치를 포함하는 버스스위치수단만으로 구성되어 있다.

[7] 마이크로프로세서 간의 신호전송을 제어하는 각 리피터는 파이프라인 래치를 포함하는 버스스위치수단 및 클럭발생기를 구비한다.

[8] 마이크로프로세서 간의 신호전송을 제어하는 각 리피터는 데이타처리장치, 기억장치 및 파이프라인 래치를 갖는 버스스위치수단을 각각 포함하는 기능장치 중의 1개이다.

상술한 특징을 갖는 반도체 기억장치는 이하와 같은 특징점이 있다.

[1] 클럭사이클과 동기해서 파이프라인 동작을 실행하는 반도체 기억장치에 있어서, 어드레스 입력회로에서 리드데이타 출력회로까지의 사이에 N단의 신호전송 스테이지에 대응하는 N조(N≥1)의 신호전송선을 포함한다.

[2] 라이트제어신호 입력회로와 라이트제어회로 사이 및 라이트데이타 입력회로와 라이트제어회로 사이에 N단의 신호전송 스테이지에 대응하는 N조(N≥1)의 신호전송선을 마련한다.

[3] 어드레스 입력회로와 디코더회로 사이에 N단의 신호전송 스테이지에 대응하는 N조(N≥1)의 신호전송선을 마련한다.

[4] 센스회로와 리드데이타 출력회로 사이에 N단의 신호전송 스테이지에 대응하는 N조(N≥1)의 신호전송선을 마련한다.

[5] 어드레스 입력회로와 디코더회로 사이 및 센스회로와 리드데이타 출력 회로 사이에 N단의 신호전송 스테이지에 대응하는 N조(N≥1)의 신호전송선을 마련한다.

상술한 특징을 갖는 멀티칩모듈시스템은 이하와 같은 특징점이 있다.

[1] 모듈기판에 여러개의 LSI칩을 갖는 멀티칩모듈시스템에 있어서, 각 LSI칩과 파이프라인 래치를 포함하는 리피터칩을 함께 접속하는 N단(N≥1)의 신호전송 스테이지 및 2개의 LSI칩을 함께 접속하는 2N단(N≥1)의 신호전송 스테이지를 갖는다.

[2] 모듈기판에 여러개의 LSI칩을 갖는 멀티칩모듈시스템에 있어서, 각 LSI칩과 파이프라인 래치를 포함하는 리피터칩을 함께 접속하는 N단(N≥1)의 신호전송 스테이지 및 2개의 LSI칩을 함께 접속하는 2N단(N≥1)의 신호전송 스테이지를 갖고, 시스템의 최고동작주파수는 여러개의 LSI칩의 공칭(rated) 최저동작 주파수에서 결정한다.

[3] LSI칩 간의 신호전송을 제어하는 각 리피터는 파이프라인 래치를 포함하는 버스스위치수단만으로 구성되어 있다.

[4] LSI칩 간의 신호전송을 제어하는 각 리피터는 파이프라인 래치를 포함하는 버스스위치수단 및 클럭발생기를 구비한다.

[5] LSI칩 간의 신호전송을 제어하는 각 리피터는 데이타처리장치, 기억장치 및 파이프라인 래치를 갖는 버스스위치수단을 각각 포함하는 기능장치 중의 1개 이 다.

본 발명의 상기한 특징점에 따르면, 신호전송선은 각 회로의 성능조건을 만족시키는 파이프라인 사이클에 따라서 N개의 신호전송선으로 분할되어 있다. 분할된 각각의 신호전송선에는 전용의 파이프라인 스테이지가 할당된다. 이 때문에, 분할된 각각의 신호전송선은 소정 사이클시간 이내에 신호를 전송할 수 있으면 좋으므로, 분할된 각각의 신호전송선에서의 전송지연이 파이프라인 사이클 시간의 단축화에 의해 실현할 수 있는 성능향상을 저해하지는 않는다. 따라서, 상기 해결책[1]~[4]를 실현하는 새로운 기술의 개발없이도 미세화에 의한 장치의 성능향상과 회로의 성능향상을 더 높은 동작주파수 및 고성능의 파이프라인 반도체장치에 기여시킬 수 있다.

본 발명에 따른 파이프라인 처리를 본 발명의 실시예의 설명에 앞서 간단히 설명한다.

파이프라인 처리에 있어서 명령 또는 데이타는 병렬로 한 번에 처리되지는 않지만, 오버랩방식으로 다른 처리회로 또는 파이프라인 스테이지에서 순차적으로 처리되므로, 1개의 명령 또는 데이타 처리후에 유휴(idle)상태로 되는 처리회로를 다른 명령 또는 데이타를 처리하는데 사용할 수 있다. 즉, 모든 처리회로가 명령 또는 데이타를 처리하도록 언제든지 동작하는 것이다. 이러한 의미에서, 병렬처리가 실행되고 있다고 할 수 있다. 그러나, 각 명령 또는 데이타는 순차적으로 처리되고 있으며, 동작은 직렬 처리되고 있다. 각 처리회로에서의 처리시간을 t, 처리회로 또는 파이프라인 스테이지의 수를 n으로 하면, 1개의 명령 또는 데이타에 대한 처리시간은 n*t이다. 그러나, 1개의 명령 또는 데이타 당의 평균처리시간을 t로 하면, n개의 명령 또는 데이타에 대한 처리시간도 n*t이다. 상술한 바와 같이, 종래의 처리회로 또는 파이프라인 스테이지에는 명령 또는 데이타를 처리하는 기능회로유니트 및 데이타를 전송하는 신호전송유니트를 모두 포함하고 있었다. 이 때문에, 미세화 기술 등에 의해서 기능회로유니트가 고속화되더라도 신호전송유니트는 그만큼 고속화할 수 없다는 문제가 있었다. 그래서, 본 발명은 처리회로의 기능회로유니트와 전송유니트를 분할하고, 다른 파이프라인 스테이지에 할당하는 것에 의해서, 파이프라인 동작의 고속화를 도모하였다. 또, 신호전송선은 임의의 수의 신호전송선 또는 임의의 길이를 각각 갖는 신호전송선으로 분할한다. 분할된 각각의 신호전송선은 그 자신의 파이프라인 스테이지에 할당된다. 본 발명은 파이프라인 방식으로 동작하는 모든 장치에 응용가능하다.

이하, 본 발명의 바람직한 실시예에 대해서 도면을 참조해서 설명한다.

도 1은 파이프라인 데이타처리장치의 제1 실시예를 도시한 회로블럭도이다. 도 1에 있어서 (110), (120) 및 (130)은 데이타처리장치의 기능블럭을 나타낸다. 기능블럭(110)은 입력래치(111), 기능회로유니트(112) 및 출력래치(113)을 갖는다. 기능블럭(120)은 입력래치(121), 기능회로유니트(122) 및 출력래치(123)을 갖는다. 기능블럭(130)은 입력래치(131), 기능회로유니트(132) 및 출력래치(133)을 갖는다. (141)~(144)는 소정의 지연시간보다 짧은 전송지연시간을 갖도록 각각 분할된 분할 신호전송선을 나타낸다. 분할된 각각의 신호전송선은 도 7중에 도시한 바와 같은 배선만으로 이루어지는 신호전송선, 또는 도 8에 도시한 바와 같은 배선과 이 배선의 도중에 삽입된 파형정형버퍼(단순한 지연회로도 포함)의 조합인 신호전송선이다. (151) 및 (152)는 신호전송선(141)~(144) 사이에 마련된 파이프라인 래치를 나타낸다. 파이프라인 래치는 다른 회로를 사용할 수도 있지만, 도 12에 도시한 회로구성을 갖는 것이어도 좋다. 이와 같은 파이프라인 래치는 주지이며, 따라서 그의 상세설명은 생략한다.

신호전송선의 분할수N은

N≥[tx/(T-(tk+tl+ts)] (N≥1)

와 같이 주어진다. 여기서, tx는 분할전의 원래의 전송선의 배선지연시간이고, T는 파이프라인 사이클시간, tk는 사이클 클럭의 스큐, tl은 래치 지연시간, ts는 래치 셋업시간이다. 시간(tk+tl+ts)는 래치의 최저한 필요한 동작시간이다. 이 래치동작시간(tk+tl+ts)를 뺀 파이프라인 사이클시간T는 신호전송을 위해 남겨진 시간이다. 분할수N은 분할전의 원래의 전송선의 배선지연시간tk를 상기 신호전송시간에 의해 나누는 것에 의해서 얻어진다.

사이클시간T는 원칙으로서 기능블럭(110), (120), (130)의 회로성능에 따라서 결정된다. 그 때문에, 분할된 각 전송선에 있어서의 전송시간은 각 기능블럭에 있어서의 처리시간 이하인 것이 바람직하다. 또, 사이클시간T는 어느 파이프라인 스테이지마다 일정하다.

도 9는 기능블럭(110), (120), (130)과 신호전송선(141), (142), (143), (144)에 있어서의 신호지연시간의 1예를 도시한 것이다. 즉, 기능블럭(130)에 있어서의 지연시간이 가장 크므로, 이 지연시간에 따라서 사이클시간T가 결정된다. 단, 신호전송선(141), (142), (143), (144)중의 어느 1개에서의 지연시간이 기능블럭(130)의 지연시간을 초과하면, 그 신호전송선의 최대지연시간에 따라서 사이클시간을 결정할 수도 있다.

또한, 회로설계는 일반적인 논리회로의 설계와 마찬가지로, 래치간의 신호전송에 레이싱을 회피하기 위한 최소지연시간을 고려할 필요가 있다. 즉, 최소전송시간의 조건(레이싱프리(racing free)의 조건)은 다음과 같이 주어진다.

txd〉tk+th-tl

여기서, txd는 분할된 신호전송선에서의 전송시간, tk는 클럭 스큐, tl은 래치 지연시간, th는 래치 유지시간이다. 또, 도 1의 (160)~(162)는 분기 신호전송선을 나타낸다.

본 실시예에서는 기능블럭(110)에서 기능블럭(120)으로의 신호전송선은 각각이 2개의 래치 사이에 배치된 3개의 신호전송선(141), (142), (143)으로 분할되어 있다. 마찬가지로, 기능블럭(110)에서 기능블럭(130)으로의 신호전송선은 각각이 2개의 래치 사이에 배치된 3개의 신호전송선(141), (142), (144)로 분할되어 있다. 그리고, 분할된 각 신호전송선에는 1개의 파이프라인 사이클이 할당된다.

따라서, 500MHz의 머신사이클을 갖는 파이프라인 데이타처리장치의 경우, 분할된 각 신호전송선에는 2ns보다 짧은 전송시간을 갖는 배선을 사용할 수 있다.

도 2는 도 1에 도시된 실시예의 파이프라인 동작을 도시한 것으로서, "A"는 기능블럭(110)의 처리스테이지를 나타내고, "B"는 기능블럭(120) 및 (130)의 처리스테이지를 나타내고, "X1" 및 "X2"는 신호전송선(141) 및 (142)의 전송스테이지를 나타내고, "X3"은 신호전송선(143) 및 (144)의 전송스테이지를 나타낸다. 도 2에서 알 수 있는 바와 같이, 기능블럭(110)에서 출력된 신호는 3스테이지후에 기능블럭(120) 및 (130)에서 처리된다. 처리스테이지"A"에서 사용되는 것은 입력래치(111), 기능회로유니트(112), 출력래치(113)이다. 전송스테이지"X1"에서 사용되는 것은 기능블럭(110)의 출력래치(113), 신호전송선(141) 및 파이프라인래치(151)이다. 여기서, 기능블럭(110)의 출력래치(113)은 전송스테이지"X1"에서보면 입력래치로서 기능한다. 또, 2개의 전송스테이지"X2" 및 "X3"에도 마찬가지 구성이 적용된다. 즉, 각 신호전송선은 2개의 래치 사이에 배치되어 있다. 또한, 도 2 및 이하의 파이프라인 동작의 설명에서는 각 래치는 클럭의 상승에지에 따라 동작하는 에지트리거형 래치인 것으로 가정하고 있다.

도 3은 본 발명에 따른 파이프라인 데이타처리장치의 제2 실시예를 도시한 것이다. 도 3에 있어서 (310), (320)은 파이프라인 데이타처리장치의 기능블럭의 일부이다. 기능블럭(310)은 입력래치(311), 기능회로유니트(312), 출력래치(313)을 포함하고 있다. 기능블럭(320)은 입력래치(321), 기능회로유니트(322), 출력래치(323)을 포함하고 있다. (331)~(332)는 각각 도 7에 도시한 바와 같은 배선만으로 이루어지는 신호전송선, 또는 도 8에 도시한 바와 같은 배선과 이 배선의 도중에 삽입된 파형정형버퍼의 조합인 신호전송선이다. 또, (340)은 신호전송선(331)과 (332) 사이에 마련된 파이프라인래치이다. 이 파이프라인 래치는 다른 회로를 사용해도 좋지만, 도 12에 도시한 바와 같은 회로구성을 갖는 것으로 해도 좋다. 또한, (360) 및 (361)은 각각 분기 신호전송선을 나타낸다. 본 실시예에서는 기능블럭(310)에서 기능블럭(320)으로의 신호전송선은 각각이 2개의 래치사이에 배치된 2개의 신호전송선(331), (332)로 분할되어 있다. 그리고, 분할된 각각의 신호전송선에는 1개의 파이프라인 사이클이 할당된다.

도 4는 도 3에 도시된 실시예의 파이프라인 동작을 도시한 것이다. 도 4에 있어서 "A"는 기능블럭(310)의 처리스테이지를 나타내고, "B"는 기능블럭(320)의 처리스테이지를 나타내고, "X1" 및 "X2"는 신호전송선(331), (332)의 전송 스테이지를 나타낸다. 도 4에서 알 수 있는 바와 같이, 기능블럭(310)에서 출력된 신호는 2스테이지후에 기능블럭(320)에서 처리된다.

도 5는 본 발명에 따른 파이프라인 데이타처리장치의 제3 실시예를 도시한 것이다. 도 5에 있어서 (510)및 (520)은 파이프라인 데이타처리장치의 기능블럭의 일부이다. 기능블럭(510)은 입력래치(511), 기능회로유니트(512), 출력래치(513)을 포함하고 있다. 기능블럭(520)은 입력래치(521), 기능회로유니트(522), 출력래치(523)을 포함하고 있다. (530)은 도 7에 도시한 바와 같은 배선만으로 이루어지는 신호전송선, 또는 도 8에 도시한 바와 같은 배선과 이 배선의 도중에 삽입된 파형정형버퍼의 조합인 신호전송선을 나타낸다. 또한, (560)은 분기신호전송선을 나타낸다. 본 실시예에서는 기능블럭(510)에서 기능블럭(520)으로의 신호전송선(530)은 분할되어 있지 않다. 이 신호전송선(530)은 래치 사이에 배치되어 있고, 1개의 파이프라인 사이클이 할당된다.

도 6은 도 5에 도시된 실시예의 파이프라인 동작을 도시한 것이다. 도 6에 있어서 "A"는 기능블럭(510)의 처리스테이지를 나타내고, "B"는 기능블럭(520)의 처리스테이지를 나타내고, "X1"은 신호전송선(530)의 전송스테이지를 나타낸다. 도 6에서 알 수 있는 바와 같이, 기능블럭(510)에서 출력된 신호는 1스테이지후에 기능블럭(520)에서 처리된다.

도 10은 본 발명에 따른 파이프라인 데이타처리장치의 제4 실시예를 도시한 것이다. 도 10에 있어서 (1010) 및 (1020)은 파이프라인 데이타처리장치의 기능블럭의 일부이다. 기능블럭(1010)은 출력래치(1011) 및 입력래치(1012)를 포함하고, 기능블럭(1020)은 출력래치(1021) 및 입력래치(1022)를 포함하며, 블럭(1010) 및 (1020)의 내부기능회로는 도 10에서는 생략되어 있다. (1031) 및 (1032)는 분할된 신호전송선이다. 또, (1040)은 쌍방향 래치를 나타내는 것으로서, 다른 회로를 사용할 수도 있지만 도 13에 도시한 바와 같은 회로를 갖는 것으로 해도 좋다. 이와 같은 래치회로는 주지이므로, 그의 상세한 설명은 생략한다. 본 실시예에서는 기능블럭(1010)에서 기능블럭(1020)까지의 신호전송선은 각각이 2개의 래치사이에 배치된 2개의 신호전송선(1031) 및 (1032)로 분할되어 있다. 그리고, 분할된 각각의 신호전송선에는 1개의 파이프라인 사이클이 할당된다.

도 11은 도 10에 도시된 실시예의 파이프라인 동작을 도시한 것이다. 도 11에 있어서 "A"는 기능블럭(1010)의 처리스테이지를 나타내고, "B"는 기능블럭(1020)의 처리스테이지를 나타내고, "X1" 및 "X2"는 신호전송선(1031) 및 (1032)의 전송스테이지를 나타낸다. 도 11에서 알 수 있는 바와 같이, 기능블럭(1010)에서 출력된 신호는 2스테이지후에 기능블럭(1020)에서 처리된다. 마찬가지로, 기능블럭(1020)에서 출력된 신호는 2스테이지후에 기능블럭(1010)에서 처리된다.

도 14는 본 발명에 따른 마이크로프로세서의 1실시예를 도시한 것이다. 도 14에 있어서 (1400)은 마이크로프로세서칩을 나타낸다. (1405)는 칩상에 형성된 기능회로(래치를 포함한다)로 클럭을 공급하는 클럭발생기를 나타낸다. (1410)은 명령데이타를 저장하는 명령캐시(1420)으로 리드어드레스를 출력하는 프로그램카운터를 나타낸다. (1430)은 오퍼런드데이타를 저장하는 데이타캐시이다. (1440)은 명령제어회로로서, 명령캐시(1420)에서 출력된 명령을 해석하여 각종 논리/산술 제어신호를 출력한다. (1450)은 논리/산술 유니트로서, 레지스터화일(1460)에서 수신한 데이타의 각종 논리/산술연산을 실행하고 그 연산결과를 레지스터화일(1460)에 라이트한다. (1471)~(1475)는 신호전송선으로서, 각각이 기능블럭의 래치 또는 파이프라인 래치 사이에 배치되어 있다.

또한, 마이크로프로세서에는 상술한 회로 이외에도 다수의 기능회로가 포함되어 있지만, 본 발명의 설명에 필요한 것만 도 14에 도시하고 있다. 여기서, 신호전송선(1471)~(1475)의 각각이 분할되어 있는지의 여부 또는 분할수N인지의 여부는 머신사이클의 시간 및 각 신호전송선의 전송시간에 따라 결정된다. 신호전송선의 분할수N은 N≥tx/[T-(tk+tl+ts)](여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 래치 지연시간, ts는 셋업시간, tx는 원래의 신호전송선의 배선지연시간이다)로 설정된다.

도 15는 도 14에 도시된 마이크로프로세서의 파이프라인동작을 도시한 것으로서, 각 신호전송선의 분할수N은 N=1로 설정된다. 도 15에 있어서 "I"는 명령캐시(1420)의 리드스테이지를 나타내고, "D"는 명령제어회로(1440)의 처리스테이지를 나타내고, "I"는 논리/산술 유니트(1450)의 실행스테이지를 나타내며, "W"는 레지스터화일(1460)의 라이트스테이지를 나타낸다. "X1", "X2", "X3"은 신호전송선(1471), (1472), (1473)의 전송스테이지를 나타낸다. 따라서, 7단의 스테이지에 의해서 파이프라인동작이 실행되고 있다.

도 16은 신호전송선(1475)의 분할수N을 N=1로 설정했을 때의 도 14에 도시된 바와 같은 입출력제어회로(1480)과 데이타캐시(1430) 사이의 데이타전송의 파이프라인동작을 도시한 것이다. 도 16에 있어서 "IO"는 입출력제어회로(1480)의 처리스테이지를 나타내고, "M"은 데이타캐시(1430)의 리드/라이트스테이지를 나타내며, "X1"은 신호전송선(1475)의 전송스테이지를 나타낸다. 따라서, 3단의 스테이지에 의해서 입출력제어회로와 데이타캐시 사이의 데이타전송의 파이프라인동작이 실행되고 있다.

도 17은 본 발명이 적용된 온칩 멀티프로세서의 1실시예를 도시한 것이다. 도 17에 있어서 (1700)은 반도체칩을 나타내고, (1710)~(1740)은 프로세서를 나타내며, (1760)은 도 19에 도시한 바와 같은 버스스위치 및 클럭발생기를 포함하는 리피터를 나타낸다. 또, (1751)~(1754)는 신호전송선을 나타낸다. 도 19에 도시한 바와 같은 리피터(1760)은 그 자신이 프로세서 또는 임의의 종류의 제어회로로서, 그 안에 도 19에 도시한 바와 같은 회로를 갖는 것이어도 좋다.

도 18은 2개의 프로세서 사이 예를 들면 프로세서(1710)에서 프로세서(1740)으로의 데이타전송의 파이프라인동작을 도시한 것이다. 도 18에 있어서, "A"는 프로세서(1710)의 처리스테이지를 나타내고, "B"는 프로세서(1740)의 처리스테이지를 나타내고, "X1" 및 "X2"는 신호전송선(1751) 및 (1754)의 전송스테이지를 나타낸다. 도 18에서 알 수 있는 바와 같이, 프로세서(1710)에서 출력된 신호는 2스테이지후에 프로세서(1740)에서 처리된다.

도 19는 도 17에 도시된 실시예에서 설명한 리피터(1760)의 1실시예를 도시한 것이다. 도 19에 있어서 리피터는 전체적으로 (1900)으로 나타내고, 내부회로는 본 발명의 설명에 필요한 것만 개시하고 나머지는 생략되어 있다. (1911)~(1914)는 3상태래치로서, 각각 클럭신호CK에 따라 버스A~D중의 대응하는 버스상의 신호를 수신하고, 이 때 출력제어신호SA~SD중의 대응하는 신호가 고레벨을 취하면 공통선(1905)로 그 신호를 출력한다. 출력제어신호SA~SD가 저레벨 또는 "0"레벨일 때, 대응하는 래치의 출력은 고임피던스상태로 된다. (1921)~(1924)는 3상태 드라이버로서, 각각 제어신호SA~SD중의 대응하는 1개 또는 여러개의 신호가 저레벨을 취하면, 공통선(1905)의 신호를 버스A~D중의 대응하는 1개 또는 여러개의 버스로 출력한다. 제어신호가 고레벨로 되면, 3상태 드라이버의 출력은 고임피던스상태로 된다. 예를 들면, 버스A로부터의 신호를 버스B~D로 출력하는 경우, 신호SA를 고레벨로 설정하고 제어신호SB~SD를 저레벨로 설정한다. 또한, 본 실시예에서는 3상태래치(1911)~(1914)와 대응하는 3상태 드라이버(1921)~(1924)는 제어신호SA, SB, SC, SD에 의해서 일제히 제어되고 있다. 그러나, 3상태래치와 3상태드라이버는 래치용으로 마련된 제어신호와 드라이버용으로 마련된 제어신호를 사용해서 따로따로(독립해서) 제어해도 좋다. (1930)은 클럭발생기로서, 리피터(1900)용의 클럭신호CK 및 도 17에 도시된 프로세서(1710)~(1740)용의 클럭신호CKA~CKD를 발생한다. 리피터내에 클럭발생기를 마련하면 각 프로세서로의 배선이 더욱 단축되고, 각 배선의 길이도 동일하게 하는 것이 용이해지므로 클럭스큐를 효과적으로 저감할 수 있다.

도 20은 본 발명이 적용된 파이프라인 반도체 기억장치의 1예를 도시한 것이다. 도 20에 있어서 (2000)은 메모리칩으로서, 일반적으로 어드레스신호Ai 데이타신호Di 및 라이트신호WE#을 수신한다. 리드액세스모드인 경우, 이 메모리칩(2000)은 클럭신호CK와 동기해서 파이프라인동작을 실행하고 데이타DO를 출력한다. (2010)~(2012)는 입력래치를 나타낸다. (2020)~(2022), (2040)~(2042) 및 (2070)은 중간래치를 나타내고, (2080)은 출력래치를 나타낸다. (2030)은 디코더, (2050)은 메모리어레이, (2060)은 센스회로, (2090)은 라이트제어회로를 각각 나타내고 있다. 이들 회로는 반도체기억장치의 주요기능회로이다. (2091)~(2096)은 그의 등가회로모델이 도 7 및 도 8에 도시된 신호전송선을 나타낸다. 여기서, 리드액세스동작에 주목해 본다. 어드레스입력Ai와 디코더(2030) 사이에는 래치(2010)과 래치(2020) 사이에 배치된 신호전송선(2091)이 마련되고, 이 신호전송선(2091)에는 1개의 파이프라인 스테이지 사이클이 할당되고 있다. 다음에, 디코더(2030)과 이 디코더(2030)을 사이에 유지하는 래치(2020), (2040)에 1개의 파이프라인스테이지 사이클이 할당되고, 메모리어레이(2050), 센스회로(2060) 및 메모리어레이와 센스회로를 사이에 유지하는 래치(2040), (2070)에도 할당되고 있다. 또, 센스회로(2060)과 리드출력DO 사이에는 래치(2070)과 래치(2080) 사이에 배치된 신호전송선(2092)가 마련되고, 이 신호전송선(2092)에도 다른 1개의 파이프라인 스테이지 사이클이 할당되고 있다. 이들에 의해, 기억장치의 파이프라인동작을 4개의 스테이지로 실행하고, 리드데이타DO를 출력하도록 1개의 스테이지가 할당된다.

라이트액세스 동작의 경우, 데이타입력Di는 각각이 2개의 래치사이에 배치된 신호전송선(2093) 및 (2095)를 통해서 2스테이지후에 라이트제어회로(2090)에 도달한다. 마찬가지로, 라이트제어신호WE#도 각각이 2개의 래치 사이에 배치된 신호전송선(2094) 및 (2096)을 통해서 2스테이지후에 라이트제어회로(2090)에 도달한다. 그 후, 입력데이타는 메모리어레이(2050)의 소정 어드레스에 라이트된다.

도 21은 모든 신호전송선이 1개의 파이프라인 스테이지 사이클에 각각 할당되었을 때의 리드액세스 및 라이트액세스에 대한 파이프라인동작을 도시한 것이다. 도 21에 있어서 "D"는 디코더(2030)의 동작스테이지를 나타내고, "S"는 메모리어레이(2050) 및 센스회로(2060)의 동작스테이지를 나타내고, "O"는 리드데이타DO의 출력스테이지를 나타내고, "W"는 라이트제어회로(2090)의 동작스테이지를 나타낸다. 또, "X1" 및 "X2"는 신호전송선의 전송스테이지를 나타낸다.

도 22는 도 20에 도시된 메모리어레이(2050)에서 리드데이타 출력DO까지의 회로부를 더욱 상세하게 도시한 회로도이다. 도 22에 있어서 (2211)~(2213)은 메모리어레이, (2221)~(2223)은 컬럼선택회로, (2231)~(2233)은 센스회로, (2241)~(2243)은 래치, (2250)은 각 래치로부터의 출력을 출력래치(2260)으로 보내는 신호전송선을 나타내고, (2270)은 출력버퍼를 나타낸다. 여기서, 신호전송선(2250)은 도 25의 종래기술에서 설명한 바와 같이 칩의 긴변방향으로 연장하는 긴 배선으로 되어 있다. 그 때문에, 신호전송선(2250)은 래치(2260), (2241)~(2243) 사이에 배치되어, 합계 N개의 파이프라인 스테이지 사이클을 할당받는다.

도 27은 본 발명이 적용된 멀티칩 모듈시스템의 1실시예를 도시한 것이다. 도 27에 있어서 (2700)은 실리콘 또는 세라믹으로 이루어지는 모듈기판을 나타낸다. (2710)~(2740)은 데이타처리장치 및 기억장치 등의 LSI칩을 나타낸다. (2760)은 도 19에 도시한 바와 같은 버스스위치를 적어도 포함하는 리피터칩을 나타낸다. 또, (2751)~(2754)는 LSI칩과 리피터칩을 상호접속하는 신호전송선을 나타낸다. 여기서, 도 27에 도시한 바와 같은 리피터칩(2760)은 그 자신이 데이타처리장치, 프로세서 또는 임의의 종류의 제어회로이어도 좋다. 이와 같은 데이타처리장치, 프로세서 또는 제어회로는 그의 내부에 도 19에 도시한 바와 같은 버스스위치 등을 포함하는 회로이다. 일반적으로, 모듈기판상의 신호전송선(2751)~(2754)는 LSI칩상에 형성된 신호전송선보다 길고 전송지연시간도 길기 때문에, 멀티칩모듈 시스템의 성능저하의 주요요인으로 되고 있다. 본 실시예에서는 각 신호전송선(2751)~(2754)의 분할수N은 LSI칩(2710)~(2740) 각각의 동작 주파수에 따라서 결정된다. 분할된 각각의 신호전송선에는 1개의 파이프라인스테이지 사이클이 할당된다. 이와 같이 하는 것에 의해, 멀티칩모듈시스템의 최대 성능을 실현할 수가 있다.

상술한 바와 같이, 본 발명에 의하면 상술한 해결책[1]~[4]를 실현하는 새로운 기술의 개발없이도 파이프라인동작의 주파수를 용이하게 상승시킬 수가 있다.

본 발명에 의하면, 마이크로프로세서, 각종 데이타처리장치, 기억장치의 파이프라인 동작을 도 26의 그래프의 실선곡선으로 나타낸 바와 같이 미세가공화의 진보에 의한 배선지연시간의 증대의 영향을 받지 않고 고속화, 고성능화할 수 있다. 이 때문에, 새로운 배선재료의 개발 및 새로운 3차원 배선 배치의 개발 등의 새로운 기술개발 없이도, 미세화에 의한 디바이스의 성능향상 및 회로의 성능 향상에 의해서 파이프라인 반도체장치의 동작주파수 및 성능이 높아진다.

배선에 의한 신호지연을 고려하지 않고 미세화 배선을 실행할 수 있으므로, 고밀도화를 달성할 수 있다. 긴 배선을 구동하기 위한 사이즈가 큰 고속, 고구동용량의 버퍼를 필요로 하지 않으므로, 고집적밀도를 달성할 수 있게 되고 또 버퍼의 스위칭노이즈를 저감할 수 있다. 배선에 의한 신호지연을 고려할 필요가 없으므로, 기능블럭의 배치(레이아웃)의 설계 자유도가 높아지게 되므로, 설계가 용이하게 된다.

이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims

처리회로장치의 파이프라인동작을 클럭사이클과 동기하여 실행하고, 상기 파이프라인동작이 기능처리용 및 전송처리용의 파이프라인스테이지를 각각 구비하는 파이프라인동작 실행방법으로서, 상기 처리회로장치를 기능처리부 및 전송처리부로 분리하기 위해 상기 처리회로장치를 조사하는 스텝과; 분리된 상기 기능처리부의 각각 및 분리된 상기 전송처리부의 각각에 대해 다른 파이프라인 스테이지를 각각 할당하는 스텝을 포함하고, 상기 전송처리부에 할당된 상기 파이프라인 스테이지의 각각은 N개(N≥1)의 부분으로 분할된 전송선을 구비하고, 분할된 각 부분은 1클럭사이클 이하의 소정의 전송시간을 갖고 또 2개의 파이프라인 래치 사이에 배치되어 있고, 상기 N은 N≥tx{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지는 것을 특징으로 하는 파이프라인동작 실행방법.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, 전송처리를 위해 할당된 전송선과는 별개로 2개의 파이프라인래치 사이에 배치된 기능처리용의 기능유니트를 구비하는 파이프라인 스테이지와; 상기 전송선을 구비하는 전송유니트용의 파이프라인 스테이지를 포함하고, 상기 전송선은 N개(N≥1)의 부분으로 분할되어 있고, 분할된 각 부분은 1클럭사이클 이하의 소정의 전송시간을 갖고, 상기 N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 파이프라인 래치는 단일 클럭에 의해 제어되는 것을 특징으로 하는 회로장치.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, N개(N≥1)의 부분으로 분할된 전송선을 구비하는 파이프라인 스테이지를 포함하고, 분할된 각 부분은 1클럭사이클 이하의 소정의 전송시간을 갖고 또 기능처리를 위한 기능유니트용의 파이프라인 스테이지와는 별개로 2개의 파이프라인 래치 사이에 배치되어 있고, 상기 파이프라인 래치는 단일 클럭에 의해 제어되고, 상기 N은 N≥tx/{T-(tk+t1+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지는 것을 특징으로 하는 회로장치.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, 소정의 전송시간을 갖는 전송선을 포함하고, 상기 전송선은 그들 사이에 파이프라인 래치를 배치하는 것에 의해서 원하는 수N의 전송선으로 분할되어 있고, 상기 분할된 신호전송선의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 분할된 신호전송선의 각각은 각각의 파이프라인 스테이지에 할당되고, 또 기능유니트용의 파이프라인 스테이지와는 별개로 하나의 파이프라인래치에서 다른 하나의 파이프라인래치로의 전송시간이 1클럭사이클 이하이고, 상기 파이프라인 래치는 단일 클럭에 의해 제어되는 것을 특징으로 하는 회로장치.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, 소정의 전송시간을 갖는 전송선을 포함하고, 상기 전송선은 그들 사이에 파이프라인래치를 배치하는 것에 의해서 N개의 전송선으로 분할되어 있고, 상기 분할된 신호전송선의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 분할된 신호전송선의 각각은 각각의 파이프라인 스테이지에 할당되고, 또 기능유니트용의 파이프라인 스테이지와는 별개로 하나의 파이프라인래치에서 다른 하나의 파이프라인래치로의 전송시간이 1클럭사이클 이하이고, 상기 파이프라인 래치는 단일 클럭에 의해 제어되는 것을 특징으로 하는 회로장치.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, 소정의 전송시간을 갖는 전송선을 포함하고, 상기 전송선은 그들 사이에 배치되는 파이프라인래치를 사용하는 것에 의해서 N개(N≥1)로 분할되어 있고, 상기 분할된 신호전송선의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 분할된 신호전송선의 각각은 각각의 파이프라인 스테이지에 할당되고, 또 기능유니트용의 파이프라인 스테이지와는 별개로 하나의 파이프라인래치에서 다른 하나의 파이프라인래치로의 전송시간이 1클럭사이클 이하이고, 상기 파이프라인 래치는 단일 클럭에 의해 제어되는 것을 특징으로 하는 회로장치.
각 파이프라인 스테이지에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, 제1 기능블럭과 제2 기능블럭 사이에 소정의 전송선을 갖고, 분할전의 상기 신호전송선의 길이인 1/N(N≥1)과 동일한 길이를 각각 갖는 N개의 분할된 신호전송선으로 분할되어 있는 신호전송선; 상기 N개의 분할된 신호전송선의 각각을 끼워유지하고 단일 클럭에 의해 제어되는 2개의 파이프라인래치 및; 상기 분할된 각 신호전송선의 하나의 파이프라인래치에서 다른 하나의 파이프라인래치로의 신호전송에 필요한 1클럭사이클 이하의 시간주기가 상기 클럭사이클의 주기와 동기하도록 파이프라인동작을 실행하는 수단을 포함하고, 상기 분할된 신호전송선의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지는 것을 특징으로 하는 회로장치.
제7항에 있어서, 분할전의 상기 신호전송선의 길이인 1/N(N≥1)과 동일한 길이를 각각 갖는 상기 분할된 신호전송선 중의 적어도 1개에 접속된 분기 신호전송선을 더 포함하는 것을 특징으로 하는 회로장치.
제7항에 있어서, N≥2일 때, 상기 분할된 신호전송선 사이의 (N-1)개의 분할점의 각각에 마련된 단방향 파이프라인 래치를 더 포함하는 것을 특징으로 하는 회로장치.
제7항에 있어서, N≥2일 때, 상기 분할된 신호전송선 사이의 (N-1)개의 분할점의 각각에 마련된 쌍방향 파이프라인 래치를 더 포함하는 것을 특징으로 하는 회로장치.
제7항에 있어서, 상기 분할된 신호전송선의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지는 것을 특징으로 하는 회로장치.
M단(M≥2)의 파이프라인 스테이지의 파이프라인동작을 클럭사이클과 동기하여 실행하는 마이크로프로세서로서, 그들 사이에 명령캐시 스테이지에서 연산결과 메모리라이트 스테이지까지의 여러개의 기능스테이지 중의 적어도 1개에 마련된 파이프라인 래치를 배치하는 것에 의해서 분할되는 N단(N≥1)의 분할된 신호전송스테이지를 포함하고, 상기 M과 N은 정수이고, N은 상기 마이크로프로세서의 머신사이클시간에 따라 결정되는 수를 나타내고, 상기 각 전송스테이지에 있어서의 전송시간은 하나의 파이프라인 래치에서 다른 하나의 파이프라인 래치까지 1클럭사이클 이하이고, 상기 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 파이프라인 래치는 거의 동일한 클럭에 의해서 제어되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 N단(N≥1)의 신호전송 파이프라인스테이지는 명령캐시와 명령제어유니트 사이에 끼워유지되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 N단(N≥1)의 신호전송 파이프라인스테이지는 명령제어유니트와 논리/산술 연산유니트 사이에 끼워유지되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 N단(N≥1)의 신호전송 파이프라인스테이지는 논리/산술 연산유니트와 레지스터화일 사이에 끼워유지되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 N단(N≥1)의 신호전송 파이프라인스테이지는 레지스터화일과 데이타캐시 사이에 끼워유지되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 N단(N≥1)의 신호전송 파이프라인스테이지는 내부메모리와 입출력제어유니트 사이에 끼워유지되는 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 신호전송 파이프라인스테이지 마다의 신호전송선은 기능블럭을 상호접속하는 배선인 것을 특징으로 하는 마이크로프로세서.
제12항에 있어서, 상기 신호전송 파이프라인스테이지 마다의 신호전송선은 기능블럭을 상호 접속하는 배선과 이 배선의 도중에 삽입된 지연소자 또는 파형정형버퍼인 것을 특징으로 하는 마이크로프로세서.
M단(M≥2)의 파이프라인 스테이지의 각각에서 클럭사이클과 동기하여 파이프라인화된 회로장치로서, N단의 신호전송스테이지의 각각을 상기 회로장치의 기능유니트 사이에 마련된 파이프라인래치와 접속하는 N단(N≥1)의 분할된 신호전송 스테이지를 포함하고, 상기 신호전송 스테이지의 수N은 N≥tx/{T-(tk+tl+ts)}(여기서, T는 파이프라인 사이클 시간, tk는 클럭 스큐, tl은 파이프라인래치의 지연시간, ts는 파이프라인래치의 셋업시간, tx는 상기 신호전송선의 총배선지연시간이다)로 주어지고, 상기 각 신호전송 스테이지는 하나의 파이프라인 래치에서 다른 하나의 파이프라인 래치로의 전송시간이 1클럭사이클 이하이고, 상기 파이프라인 래치는 단일 클럭에 의해서 제어되는 것을 특징으로 하는 회로장치.