JP2001312327A - 区分化同期インタフェース用調整可能クロックを備えたデータ処理システム - Google Patents

区分化同期インタフェース用調整可能クロックを備えたデータ処理システム

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Abstract

(57)【要約】 （修正有） 【課題】 同期インタフェースと、区分化クロックおよ
びＩ／Ｏ論理コントローラ構造を有するデータ処理シス
テムの提供。 【解決手段】 このシステムは、複数の処理構成要素２
２を含み、各処理構成要素（２２）は複数のＩ／Ｏ論理
コントローラ（２４）を有する。さらにこのシステム
は、クロック信号を供給する複数のクロック供給源（３
０）と、前記複数のクロック供給源と前記Ｉ／Ｏ論理コ
ントローラのうちの少なくとも２つのＩ／Ｏ論理コント
ローラとに接続された複数のマルチプレクサ（３６）と
を含む。クロック信号は互いに周波数またはスキュー、
すなわち時間遅延が異なる。複数のマルチプレクサに接
続されたクロック選択レジスタの適切な制御により、ク
ロック供給源からの複数のクロック信号のうちの１つ
を、所与のマルチプレクサに接続された２つ以上のＩ／
Ｏ論理コントローラに供給することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関し、より詳細には、信号インタフェースを各グル
ープが別々のクロックによって制御される複数のグルー
プに区分化する装置および方法に関する。
【０００２】
【従来の技術】周知のデータ処理システムは一般に、他
の構成要素との情報伝達を容易にするように定義された
信号インタフェースとプロトコルとを有する１つまたは
複数の処理構成要素を含む。ほとんどの場合、このイン
タフェースは単一の固定した同期クロックによって制御
される。単一のクロックにより、設計は単純に保たれる
が、タイミング障害の切り離し、エラーからの回復、電
力管理、および特定のインタフェースを他のインタフェ
ースとは異なる周波数で動作させる能力が制限される。
【０００３】
【発明が解決しようとする課題】データ処理システムに
おける複数のクロックの使用が知られている。たとえ
ば、米国特許第５７９０６０９号では、単一のマルチプ
レクサに送られる複数のクロック入力を特徴とするデー
タ処理システムが開示されている。たとえば電力の節約
のために、データ処理システムをより低速で動作させる
ことが望ましい場合、命令を生成して、マルチプレクサ
にそのクロック出力をより高速のクロック入力からより
低速のクロック入力に切り換えさせる。しかし残念なが
ら、異なる選択可能周波数で単一のクロック出力のみを
供給しても、データ処理システム内で特定の入力／出力
信号を１つの周波数またはスキューで供給し、他の入力
／出力信号を異なる周波数またはスキューで供給すると
いう必要には対処していない。
【０００４】
【課題を解決するための手段】本発明の一態様は、各処
理構成要素が少なくとも１つの他の処理構成要素に接続
された、複数の処理構成要素を含むデータ処理システム
である。このシステムは、各クロック供給源がクロック
信号を供給する複数のクロック供給源と、各処理構成要
素に関連づけられた複数のコントローラも含む。さら
に、このシステムは、各クロック選択レジスタがクロッ
ク選択信号を供給する複数のクロック選択レジスタと、
各マルチプレクサが複数のクロック供給源と、複数のコ
ントローラのうちの２つ以上のコントローラと、クロッ
ク選択レジスタの１つとに接続された複数のマルチプレ
クサを含む。各マルチプレクサは、１つのクロック選択
レジスタから供給されるクロック選択信号に応答して、
複数のコントローラのうちの２つ以上のコントローラへ
の出力として、クロック信号のうちの１つのクロック信
号を供給する。
【０００５】本発明の他の態様は、複数の処理構成要素
と、それらの処理構成要素に関連づけられた複数のコン
トローラとを有するデータ処理システムにおいて、クロ
ック信号を供給する方法である。この方法の最初のステ
ップとして、複数の異なるクロック信号を供給する。次
に、複数のコントローラのそれぞれのためにこの複数の
クロック信号のうちの１つを選択する。最後に、複数の
クロック信号のうちの選択されたクロック信号を複数の
コントローラに並列して供給する。
【０００６】
【発明の実施の形態】図１を参照すると、本発明は同期
インタフェースを有するデータ処理システム２０であ
る。システム２０は、マザーボードなどの上位アセンブ
リの形態をとることもでき、複数の論理デバイスを含む
単一の半導体チップとすることもできる。
【０００７】システム２０は、システムの同期インタフ
ェースによって制御されるメモリ、論理回路、周辺装置
およびその他の装置など、複数の処理構成要素２２を含
む。システム２０が上位アセンブリの場合、処理構成要
素２２は一般に、マイクロプロセッサ・チップやメモリ
・チップなど、別々の半導体チップを構成する。
【０００８】たとえば入力信号、出力信号、ＢＩＤＩ信
号など、各処理構成要素２２へのインタフェース信号
は、各グループが１ないしｎビットを含む複数のグルー
プに分けられる。ただし、ｎはインタフェース信号中の
合計ビット数である。構成要素２２は、各インタフェー
ス信号グループについて複数の論理コントローラ２４を
含む。たとえば、処理構成要素２２ａのグループ０には
コントローラ２４ａ、処理構成要素２２ｂのグループ０
にはコントローラ２４ｂ、処理構成要素２２ａのグルー
プ１にはコントローラ２４ｃ、処理構成要素２２ｂのグ
ループ１にはコントローラ２４ｄが備えられている。
【０００９】一般にはコントローラ２４は構成要素２２
の一部であるが、構成要素に接続された別個のデバイス
とすることもできる。コントローラ２４は、関連づけら
れた構成要素２２のデータ入出力を制御するのに必要な
論理回路を含む。所与の構成要素２２の各コントローラ
２４は、データ・バス２５を介して他の構成要素２２の
コントローラにデータを供給する。たとえば、コントロ
ーラ２４ａは、データ・バス２５を介してコントローラ
２４ｂにデータを供給する。構成要素２２はデータ・バ
ス２５を介して相互に接続されている。
【００１０】インタフェース信号を適切なグループに分
ける手法、したがって、コントローラ２４の数、および
コントローラが接続されているマルチプレクサ３６の数
を決定する手法は、いくつかある。各インタフェース・
グループは、たとえば、マイクロプロセッサ、メモリ・
チップ、またはその他のデバイスのピンとすることがで
きる。このようなピンは、関連付けられたコントローラ
２４にハード結線することができる。代替方法として、
第１のコントローラ２４に、このようなピン、またはシ
ステム・インタフェース信号中の選択された任意のバイ
ト、たとえばバイト０および１を割り当て、第２のコン
トローラに他のバイト、たとえば２〜７を割り当て、以
下同様に割り当てることができる。一般には、各バイト
によって８ビット、すなわち８個のピンを識別する。こ
の割当ては、所与のコントローラ２４を関連づけられた
ピンにハード結線するか、または、所与の構成要素２２
のコントローラ２４に接続された任意選択のクロスバー
・スイッチ２６を使用して実現される。クロスバー・ス
イッチ２６については後で詳述する。
【００１１】システム２０は、複数のクロック供給源３
０も含み、各クロック供給源は、他のクロック供給源か
ら供給されるクロック信号とは異なるクロック信号ＣＬ
Ｋを供給する。クロック信号ＣＬＫには、周波数または
スキュー、すなわち時間遅延の相違を持たせることがで
きる。たとえば、クロック供給源３０ａは、クロック供
給源３０ｂが供給するクロック信号ＣＬＫ１の周波数の
半分の周波数のクロック信号ＣＬＫ０を供給することが
できる。あるいは、クロック供給源３０ａは、クロック
供給源３０ｂからのクロック信号ＣＬＫ１と同じ周波数
であるが、クロック信号ＣＬＫ１を基準にしてたとえば
１００ピコ秒だけ遅延させたクロック信号ＣＬＫ０を供
給することができる。
【００１２】また、システム２０は、各マルチプレクサ
がすべてのクロック供給源３０に接続された複数のマル
チプレクサ３６も含む。したがって、すべてのクロック
供給源３０からのクロック信号ＣＬＫが、マルチプレク
サ３６への入力となる。各マルチプレクサ３６の出力
は、伝達線３８を介して２つ以上のコントローラ２４に
接続されている。たとえば、マルチプレクサ３６ａの出
力は伝達線３８ａを介してコントローラ２４ａおよび２
４ｂに供給される。場合によっては、所与のマルチプレ
クサ３６の出力を３つ以上のコントローラ２４に接続す
ることが望ましいことがある。所与のマルチプレクサ３
６に接続されたコントローラ２４の数に関係なく、各コ
ントローラは１つのマルチプレクサにのみ接続される。
【００１３】各マルチプレクサ３６の動作は、別々のク
ロック選択レジスタ４０によって制御される。システム
２０は、クロック選択レジスタ４０を各コントローラ２
４の内部（各コントローラ内に１つ）またはコントロー
ラ２４の外部（各Ｉ／Ｏグループに１つ）含むことがで
きる。いずれの場合も、所与のマルチプレクサ３６によ
って使用されるクロック供給源３０のうちの１つがクロ
ック選択レジスタ４０によって選定される。たとえば、
クロック選択レジスタ４０ａは、マルチプレクサ３６ａ
の出力としてクロック供給源３０ａからクロック信号Ｃ
ＬＫ０を選択し、クロック選択レジスタ４０ｂはマルチ
プレクサ３６ｂの出力としてクロック信号ＣＬＫ１を選
択することができる。
【００１４】クロック選択レジスタ４０は、命令ＷＲＣ
ＬＫを使用してプログラムされる。この命令ＷＲＣＬＫ
は、クロック選択レジスタが接続されているマルチプレ
クサ３６に接続されたコントローラ２４に接続された処
理構成要素２２のアーキテクチャの拡張機能である。Ｗ
ＲＣＬＫ命令には２つのオペランドがあり、第１のオペ
ランドによってどのグループを選択するかが識別され、
第２のオペランドによってそのグループのクロックが選
択される。ＷＲＣＬＫ命令が実行されると、ＷＲＣＬＫ
命令は、第１のバス・サイクルで、マルチプレクサ３６
に入力されるクロック供給源３０のうちのどの１つのク
ロック供給源をそのマルチプレクサからの出力として供
給すべきかを識別する二進値をクロック選択レジスタ４
０に書き込む。第２のバス・サイクルで、クロック選択
レジスタ４０内のこの新しい値がマルチプレクサ３６に
伝播し、それによって、クロック供給源３０のうちのど
の１つのクロック供給源を選択するかを決定する。別の
命令ＲＤＣＬＫによって、処理構成要素２２が特定のク
ロック選択レジスタ４０の内容を読み取ることができ
る。ＲＤＣＬＫ命令も、それぞれの処理構成要素２２の
アーキテクチャの拡張機能である。
【００１５】命令ＷＲＣＬＫおよびＲＤＣＬＫを任意の
時点で実行して、所与のコントローラ２４、すなわち所
与の信号インタフェース・グループに供給されるクロッ
ク信号ＣＬＫを変更することができる。したがって、後
で詳述するように、１ビットという狭いインタフェース
や、信号インタフェース全体という広いインタフェース
も制御することができる。
【００１６】各クロック選択レジスタ４０の内容は、線
４２を介して、クロック選択レジスタが接続されている
マルチプレクサ３６に接続されたコントローラ２４にも
供給される。たとえば、クロック選択レジスタ４０ａの
出力は、線４２ａを介して、マルチプレクサ３６ａに接
続されたコントローラ２４ａおよび２４ｂに供給され
る。クロック選択レジスタ４０は、その出力を、クロッ
ク選択レジスタが接続されているマルチプレクサに接続
されたコントローラ２４に供給し、さらに、マルチプレ
クサ自体にも供給し、コントローラがそれぞれの内部動
作を、コントローラが受け取っている特定のクロック信
号に照らしてシステム・インタフェース・プロトコルに
従うように調整することができるようにする。
【００１７】システム２０はarchcompレジスタ５０も含
むことが好ましい。このレジスタは、ARCHCOMP命令を使
用してプログラムされ、一般には１ビットで表される。
ARCHCOMP命令は、異なる周波数またはスキューのクロッ
ク信号ＣＬＫがコントローラ２４に供給されたときに、
コントローラ２４、したがってコントローラが関連づけ
られているインタフェース・グループに対して、システ
ム２０のアーキテクテッド・インタフェース・プロトコ
ルを維持する必要があるか否かを指示する。たとえば、
システム２０が製造構成要素試験のために動作している
場合、アーキテクテッド・インタフェース・プロトコル
に従う必要がないか、望ましくない。一方、システム２
０が、マザーボード上に集積されたプロセッサ・チップ
など、そのアーキテクチャ仕様に依存する上位の集積回
路で使用される場合、プロトコルを維持する必要があ
る。クロック選択レジスタ４０のように、archcompレジ
スタ５０は、各Ｉ／Ｏコントローラ２４の内部またはそ
れらのコントローラの外部に実装することができる。各
コントローラ２４についてarchcompレジスタ５０を設け
るように実施した場合、ARCHCOMP命令はarchcompレジス
タが接続されているコントローラ２４に接続された処理
構成要素２２の命令セットに付加される。
【００１８】ARCHCOMP命令は、ＷＲＣＬＫ命令と同様に
して実行される。命令デコード後、処理構成要素２２
は、未終了バス・サイクルが完了するのを待ってから、
ARCHCOMPを２バス・サイクルで実行する。この２サイク
ルは、archcompレジスタ５０に新しい値が書き込まれる
ARCHCOMP BUS CYCLE 1と、その新しい値がＩ／Ｏコント
ローラ２４内の論理回路に伝播し、その動作を変更させ
るARCHCOMP BUS CYCLE 2である。Ｉ／Ｏコントローラ２
４の動作は、ARCHCOMP BUS CYCLE 2が完了するまで変化
しない。
【００１９】図１および図２を参照しながら、システム
２０を使用してデータを構成要素２２ａから構成要素２
２ｂに転送する方式の一例を以下に示す。この例では、
システム２０の区分化クロック信号を使用することによ
り、単一のクロック信号を使用した場合よりもデータが
高速で送られる。クロック供給源３０ｂが、図２の波形
１００で識別されたクロック信号ＣＬＫ１を供給し、こ
のクロック信号ＣＬＫ０はクロック供給源３０ａによっ
て供給される、波形１０２で識別されたクロック信号Ｃ
ＬＫ０の２倍の周波数を有するものとする。また、クロ
ック信号ＣＬＫ１は、システム２０のデータ・バスおよ
びＢＲＤＹ信号（データを受領したことを肯定応答す
る）のためのコントローラ２４に接続されたマルチプレ
クサ３６からの出力であるものとする。さらに、クロッ
ク信号ＣＬＫ０は、システム２０のアドレス・バス、Ａ
ＤＳ＃信号（新しいバス・サイクルを開始する）、およ
び制御バスのためのコントローラ２４に接続された異な
るマルチプレクサ３６からの出力であるものとする。
【００２０】データ転送は以下のように行われる。波形
１０２の立ち上がり１０４で、構成要素２２ａが最初の
バス・サイクルを開始し、構成要素２２ｂに送られる構
成要素２２ａ内のデータのアドレスおよび制御バス情報
が供給される。このデータの要求の受領後、波形１００
の立ち上がり１０６で、要求されたデータが構成要素２
２ａによって供給される。データ・バスに送られるクロ
ック信号ＣＬＫ１は、アドレス・バスおよび制御バスに
送られるクロック信号ＣＬＫ０の周波数の２倍の周波数
で動作するため、構成要素２２ｂはこのデータを波形１
０２の次のサイクルの立ち上がり１０８までに受け取る
ことができ、それによって最初のバス・サイクルを完了
する。データ・バスがアドレス・バスの２倍の周波数で
クロックされていなかったとすれば、構成要素２２ｂは
波形１０２の３番目のサイクルの立ち上がり１１０まで
データを受け取らないことになる。したがってこれによ
りパフォーマンスが大幅に向上する。
【００２１】半導体チップの歩留まりの変動の結果とし
て、特定のチップが低速分類カテゴリに降格されること
が多い。多くの場合、チップの他の部分よりも低速で動
作するのは１つまたは２つのクリティカル・パスだけで
ある。本発明を使用すれば、このようなチップをより高
速の分類カテゴリに昇格させることができ、したがっ
て、インタフェースをいくつかのグループに分け、それ
によってクリティカル信号を他の信号よりも低速で、ま
たは同じ速度だが後のスキュー付きで動作させるメカニ
ズムを備えることによってその価値を高めることができ
る。これは、クリティカル信号を別個のグループに入
れ、ＷＲＣＬＫ命令を使用して、当該チップ上の他のＩ
／Ｏ信号に使用されるものとは異なるクロック供給源３
０を選択することによって実現される。この考え方は、
マザーボード上のデバッグ・タイミング問題にも適用可
能であり、その場合、すべて周波数は同じだが異なるス
キューを持つクロック供給源３０のうちから異なるクロ
ック供給源を選択することによって、構成要素のピンへ
のクロック信号の到着時間が調整される。
【００２２】次に、図１および図３を参照しながら、Ｗ
ＲＣＬＫクロック信号とＲＤＣＬＫクロック信号の実行
によって、クロック選択レジスタ４０に送られる命令が
決定し、したがってクロック供給源３０からマルチプレ
クサ３６に入力されたどのクロック信号ＣＬＫをマルチ
プレクサからの出力として出力するかの選択が決定する
方式について説明する。
【００２３】ＷＲＣＬＫ命令は、命令デコード時に処理
構成要素２２によって検出される。したがって、バス・
サイクル２００で、構成要素２２はＷＲＣＬＫ命令をデ
コードする。次に、サイクル２０２で、構成要素２２は
すべての未終了バス・サイクルが完了するのを待つ。図
３に示す単一のバス・サイクルは、複数のクロック・サ
イクルに相当することがある。次に、サイクル２０４
で、構成要素２２はＷＲＣＬＫ命令を実行し、所望のク
ロック信号ＣＬＫの値表現が適切なクロック選択レジス
タ４０に書き込まれるようにする。サイクル２０６で、
クロック選択レジスタに書き込まれたこの新しい値はク
ロック選択マルチプレクサ３６に伝播することができ、
したがって、新しいクロック供給源３０が選択されてＩ
／Ｏコントローラ２４を制御する。ＷＲＣＬＫ命令が、
データ・バスのためのコントローラ２４に接続されたマ
ルチプレクサ３６に接続されたクロック選択レジスタ４
０に供給され、データが６６ＭＨｚのクロック速度で供
給されると仮定すると、サイクル２０８でのクロック選
択レジスタ４０の新しい値の伝播によって、データが新
しいクロック速度（この例では１００ＭＨｚ）で供給さ
れる。他のコントローラ２４は、継続して６６ＭＨｚの
クロック信号を受け取る。
【００２４】図３に示す例を続けて参照し、システム２
０内のすべてのグループ、したがってそれらに関連づけ
られたコントローラ２４に、１００ＭＨｚのクロック信
号を供給したいと仮定すると、サイクル２２０で、ＷＲ
ＣＬＫ命令がサイクル２００で行われたようにデコード
される。次に、サイクル２２２で、ＷＲＣＬＫ命令がサ
イクル２０２で行われたようにデコードされる。次に、
サイクル２２４および２２６で、サイクル２０４および
２０６と同様にＷＲＣＬＫ命令がそれぞれ実行される。
最後に、バス・サイクル２２８〜２３４に示すように、
他のすべてのグループが１００ＭＨｚのクロック信号を
受け取る。
【００２５】システム２０の他の応用分野は、インタフ
ェース信号の異なるバイトまたはビットに異なるクロッ
ク信号を与えることである。システム２０のこの機能
は、特に試験、デバッグ、および回復操作に適用でき
る。再び図１に戻って、システム２０の機能を実現する
には、システム２０は、前述のように任意選択によりク
ロスバー・スイッチ２６と、クロスバー・スイッチに接
続されたＩ／Ｏ選択レジスタ３０２とを含む。Ｉ／Ｏ選
択レジスタ３０２は、複数の入力のうちのそれぞれ１つ
の入力を、複数の出力のうちの選択された１つまたは複
数の出力に接続し、それ自体、クロスバー・スイッチと
は異なる構造を構成することができる。たとえば、マル
チプレクサまたはその他の装置あるいはそれらの両方の
様々な配置をクロスバー・スイッチ２６として使用する
ことができる。
【００２６】いずれにしても、所与の構成要素２２の各
コントローラ２４は線３０４を介してクロスバー・スイ
ッチ２６に接続される。図１では、図を簡単にするため
に１つのクロスバー・スイッチ２６しか図示していな
い。しかし、２つの構成要素、すなわち構成要素２２ａ
および２２ｂが示されているため、一般には２つのクロ
スバー・スイッチ２６が使用されることになり、一方は
構成要素２２ａのコントローラ２４に、他方は構成要素
２２ｂのコントローラ２４に接続される。クロスバー・
スイッチ２６は典型的には構成要素２２の一部である
が、別個の装置として実装することもできる。
【００２７】クロスバー・スイッチ２６は、所与のコン
トローラ２４がデータ・バス２５を介したデータの入力
と出力を制御する１つまたは複数のピンを割り当てる。
最大限の柔軟性をもたせるために、構成要素２２上の各
ピンに１つのコントローラ２４を設ける。しかし、多く
の応用分野では、構成要素２２上のピンの数よりも少な
いコントローラ２４が使用される。すなわち、各コント
ローラが複数のピンを介してデータの入出力を制御する
ことができる。なお、線３０４は一般に、構成要素２２
上の各ピンに１本ずつ、複数の線を含む。
【００２８】Ｉ／Ｏ選択レジスタ３０２は、クロスバー
・スイッチ２６に伝播すると、コントローラ２４上のど
のピンがデータを供給するかを決定する命令を含む。Ｉ
ＯＳＥＬＥＣＴと呼ぶ構成要素２２のための命令セット
の拡張機能が、このような命令を備える。
【００２９】次に、図１および図４を参照しながら、ク
ロスバー・スイッチ２６とＩ／Ｏ選択レジスタ３０２が
備えるこの追加機能について、構成要素２２ａから２２
ｂへのデータ転送の事例で説明する。以下の説明では、
各クロック信号が関連づけられたバイトで表され、構成
要素２２ａ上の８個のピンに供給されるクロック信号
が、本発明により選択されるものと仮定する。また、Ｉ
／Ｏ選択レジスタ３０２は、クロスバー・スイッチ２６
が、クロック供給源３０ａからクロック信号ＣＬＫ０を
受け取るコントローラ２４ａにバイト０によって示され
たピンを割り当て、クロック供給源３０ｂからのクロッ
ク信号ＣＬＫ１を受け取るコントローラ２４ｃにバイト
７−１を割り当てるようにする命令を含むものとする。
さらにクロック供給源３０ａからのクロック信号ＣＬＫ
０の周波数は、クロック供給源３０ｂからのクロック信
号ＣＬＫ１の周波数の半分であるものとする。後述する
ように、バイト７−１はより高速でクロックされるた
め、構成要素２２ａは、これらのバイトで示されたピン
上のデータをバイト０で示されたピン上のデータよりも
早く送る。この手法は、たとえばシステム・デバッグ中
にタイミング問題をバイト０ピンに切り離すために使用
することができる。
【００３０】波形３１２の立ち上がり３１０で、構成要
素２２ａのためのバス・サイクルが開始する。波形３１
２の立ち上がり３１４で、バイト７−１で表されたピン
上のデータが構成要素２２ａによって送られる。構成要
素２２ｂは、このデータを波形３１２の立ち上がり３１
６で受け取る。次に、波形３２０の立ち上がり３１８
で、バイト０で識別されたピン上のデータが構成要素２
２ａによって送られる。最後に、波形３２０の立ち上が
り３２２で、構成要素２２ｂがこのデータを受け取る。
これで第１のバス・サイクルが完了する。このプロセス
は、図４に示すように第２のバス・サイクルで繰り返さ
れ、所望により反復することができる。
【００３１】構成要素２２ａのバイト０で識別されたピ
ンから供給されるデータは、クロック信号ＣＬＫ１の半
分の周波数のクロック信号ＣＬＫ０で送られるため、バ
イト０のデータを調べるより多くの時間がある。選択さ
れたピンのためのデータの配信を遅らせることができる
この機能は、たとえばこのようなピン上で供給されるデ
ータに対して存在する可能性のあるタイミング問題を切
り離すのに有用である。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３３】（１）ａ．各処理構成要素が前記処理構成
要素のうちの少なくとも１つの他の処理構成要素に接続
された複数の処理構成要素と、 ｂ．各クロック供給源がクロック信号を供給する複数の
クロック供給源と、 ｃ．各前記処理構成要素に関連づけられた複数のコント
ローラと、 ｄ．各クロック選択レジスタがクロック選択信号を供給
する複数のクロック選択レジスタと、 ｅ．各マルチプレクサが前記複数のクロック供給源と、
前記複数のコントローラのうちの２つ以上のコントロー
ラと、前記クロック選択レジスタのうちの１つのクロッ
ク選択レジスタとに接続され、各マルチプレクサが、前
記１つのクロック選択レジスタによって供給されるクロ
ック選択信号に応答し、前記複数のコントローラのうち
の前記２つ以上のコントローラへの出力として前記クロ
ック信号のうちの１つのクロック信号を供給する複数の
マルチプレクサとを含む、データ処理システム。 （２）複数の伝達線をさらに含み、前記複数のマルチプ
レクサの各マルチプレクサが前記複数伝達線のうちの１
つを介して前記複数のコントローラのうちの前記２つ以
上のコントローラに接続された、上記（１）に記載のシ
ステム。 （３）前記複数の伝達線の各伝達線が、前記複数のコン
トローラのうちの前記２つ以上のコントローラに固有に
接続された、上記（２）に記載のシステム。 （４）前記クロック信号のうちの少なくとも１つのクロ
ック信号が前記クロック信号のうちの他のクロック信号
から時間がずれている、上記（１）に記載のシステム。 （５）前記クロック信号のうちの少なくとも１つのクロ
ック信号が前記クロック信号のうちの他のクロック信号
とは異なる周波数を有する、上記（１）に記載のシステ
ム。 （６）前記システムが通信シーケンス・プロトコルを有
し、前記複数のコントローラのそれぞれに接続され、前
記複数の処理構成要素が前記通信シーケンス・プロトコ
ルに従わなければならないか否かを示すarchcompレジス
タをさらに含む、上記（１）に記載のシステム。 （７）前記複数のコントローラの各コントローラがarch
compレジスタを含む、上記（６）に記載のシステム。 （８）前記archcompレジスタが、第１のバス・サイクル
中にARCHCOMP命令に応答して、互換性が望まれる場合に
は第１の値を書き込まれ、互換性が望まれない場合には
第２の値が書き込まれるように設計され、第２のバス・
サイクル中に前記ARCHCOMP命令に応答して、前記archco
mpレジスタ内にある前記第１の値および前記第２の値の
うちの一方の値が、前記archcompレジスタに接続された
前記コントローラに伝播するように設計され、前記ARCH
COMP命令が前記複数の処理構成要素上で実行される、上
記（６）に記載のシステム。 （９）前記複数のクロック選択レジスタの前記各クロッ
ク選択レジスタが、第１のバス・サイクル中にＷＲＣＬ
Ｋ命令に応答し、前記各クロック選択レジスタが接続さ
れた前記複数のマルチプレクサのうちの１つのマルチプ
レクサからの出力として供給されるクロック信号を有す
る前記複数のクロック供給源のうちの１つのクロック供
給源を示す値が固有に書き込まれるように設計され、前
記クロック選択レジスタが、第２のバス・サイクル注に
前記ＷＲＣＬＫ命令に応答し、前記各クロック選択レジ
スタが接続された前記マルチプレクサに前記値が伝播す
るように設計され、前記ＷＲＣＬＫ命令が前記複数の処
理要素上で実行される、上記（１）に記載のシステム。 （１０）前記クロック選択レジスタが、前記クロック選
択レジスタの内容がＲＤＣＬＫ命令を介して読み取るこ
とができるように設計されている、上記（１）に記載の
システム。 （１１）前記複数の処理構成要素の各処理構成要素がそ
れを介してデータの入力および出力が行われる複数のピ
ンを有し、前記複数のコントローラの各コントローラ
が、前記複数のピンのうちの選択されたピンのデータの
前記入力および出力を制御し、前記システムが前記複数
のコントローラに接続され、前記複数のピンのうちの選
択されたピンを前記複数のコントローラのうちの関連づ
けられたコントローラに割り当てる手段を含む、上記
（１）に記載のシステム。 （１２）前記複数の処理構成要素のうちの１つの処理構
成要素じ関連づけられた前記複数のコントローラに接続
されたクロスバー・スイッチと、前記クロスバー・スイ
ッチに接続され、前記クロスバー・スイッチの動作を定
義する命令を供給するＩ／Ｏ選択レジスタとをさらに含
む、上記（１）に記載のシステム。 （１３）前記システムがＩＯＳＥＬＥＣＴ命令を供給す
るように設計され、前記Ｉ／Ｏ選択レジスタ内の前記命
令が前記ＩＯＳＥＬＥＣＴ命令によって決定される、上
記（１２）に記載のシステム。 （１４）複数の処理構成要素と前記処理構成要素に関連
づけられた複数のコントローラとを有するデータ処理シ
ステムにおいてクロック信号を供給する方法であって、 ａ．複数の異なるクロック信号を供給するステップと、 ｂ．前記複数のコントローラの各コントローラのために
前記複数のクロック信号のうちの１つのクロック信号を
選択するステップと、 ｃ．前記複数のコントローラに前記複数のクロック信号
のうちの前記選択されたクロック信号を並列して供給す
るステップとを含む方法。 （１５）前記複数の処理構成要素がそれぞれ複数のピン
を有し、前記複数の処理構成要素が前記ピンを介したデ
ータの入力および出力を制御し、前記ステップｃが、前
記複数のピンのうちの選択されたピンを前記複数の処理
構成要素のうちの関連づけられた処理構成要素に割り当
てるステップを含む、上記（１４）に記載の方法。
【図面の簡単な説明】
【図１】本発明のデータ処理システムを示すブロック図
である。
【図２】アドレス・バスおよび制御バスの周波数の２倍
の周波数でクロック同期されたデータ・バスによってデ
ータが書き込まれる、図１のシステムの動作を示すタイ
ミング図である。
【図３】ＷＲＣＬＫ命令に応答した様々な構成要素のク
ロック周波数の経時的変化を示すタイミング図である。
【図４】他のインタフェース信号の周波数の半分の周波
数で動作するデータ・バス・バイト０によってデータが
書き込まれる、図１のシステムの動作を示すタイミング
図である。
【符号の説明】
２０ データ処理システム ２２ 処理構成要素 ２４ Ｉ／Ｏコントローラ ２５ データ・バス ２６ クロスバー・スイッチ ３０ クロック供給源 ３６ マルチプレクサ ３８ 伝達線 ４０ クロック選択レジスタ ３０２ Ｉ／Ｏ選択レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・アール・フォーシェ アメリカ合衆国05403 バーモント州サウ スバーリントン ワインディング・ブルッ ク・ドライブ 44 (72)発明者 ジャック・アール・スミス アメリカ合衆国05403 バーモント州サウ スバーリントン チェルシーサークル ４

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】ａ．各処理構成要素が前記処理構成要素の
    うちの少なくとも１つの他の処理構成要素に接続された
    複数の処理構成要素と、 ｂ．各クロック供給源がクロック信号を供給する複数の
    クロック供給源と、 ｃ．各前記処理構成要素に関連づけられた複数のコント
    ローラと、 ｄ．各クロック選択レジスタがクロック選択信号を供給
    する複数のクロック選択レジスタと、 ｅ．各マルチプレクサが前記複数のクロック供給源と、
    前記複数のコントローラのうちの２つ以上のコントロー
    ラと、前記クロック選択レジスタのうちの１つのクロッ
    ク選択レジスタとに接続され、各マルチプレクサが、前
    記１つのクロック選択レジスタによって供給されるクロ
    ック選択信号に応答し、前記複数のコントローラのうち
    の前記２つ以上のコントローラへの出力として前記クロ
    ック信号のうちの１つのクロック信号を供給する複数の
    マルチプレクサとを含む、データ処理システム。
  2. 【請求項２】複数の伝達線をさらに含み、前記複数のマ
    ルチプレクサの各マルチプレクサが前記複数伝達線のう
    ちの１つを介して前記複数のコントローラのうちの前記
    ２つ以上のコントローラに接続された、請求項１に記載
    のシステム。
  3. 【請求項３】前記複数の伝達線の各伝達線が、前記複数
    のコントローラのうちの前記２つ以上のコントローラに
    固有に接続された、請求項２に記載のシステム。
  4. 【請求項４】前記クロック信号のうちの少なくとも１つ
    のクロック信号が前記クロック信号のうちの他のクロッ
    ク信号から時間がずれている、請求項１に記載のシステ
    ム。
  5. 【請求項５】前記クロック信号のうちの少なくとも１つ
    のクロック信号が前記クロック信号のうちの他のクロッ
    ク信号とは異なる周波数を有する、請求項１に記載のシ
    ステム。
  6. 【請求項６】前記システムが通信シーケンス・プロトコ
    ルを有し、前記複数のコントローラのそれぞれに接続さ
    れ、前記複数の処理構成要素が前記通信シーケンス・プ
    ロトコルに従わなければならないか否かを示すarchcomp
    レジスタをさらに含む、請求項１に記載のシステム。
  7. 【請求項７】前記複数のコントローラの各コントローラ
    がarchcompレジスタを含む、請求項６に記載のシステ
    ム。
  8. 【請求項８】前記archcompレジスタが、第１のバス・サ
    イクル中にARCHCOMP命令に応答して、互換性が望まれる
    場合には第１の値を書き込まれ、互換性が望まれない場
    合には第２の値が書き込まれるように設計され、第２の
    バス・サイクル中に前記ARCHCOMP命令に応答して、前記
    archcompレジスタ内にある前記第１の値および前記第２
    の値のうちの一方の値が、前記archcompレジスタに接続
    された前記コントローラに伝播するように設計され、前
    記ARCHCOMP命令が前記複数の処理構成要素上で実行され
    る、請求項６に記載のシステム。
  9. 【請求項９】前記複数のクロック選択レジスタの前記各
    クロック選択レジスタが、第１のバス・サイクル中にＷ
    ＲＣＬＫ命令に応答し、前記各クロック選択レジスタが
    接続された前記複数のマルチプレクサのうちの１つのマ
    ルチプレクサからの出力として供給されるクロック信号
    を有する前記複数のクロック供給源のうちの１つのクロ
    ック供給源を示す値が固有に書き込まれるように設計さ
    れ、前記クロック選択レジスタが、第２のバス・サイク
    ル注に前記ＷＲＣＬＫ命令に応答し、前記各クロック選
    択レジスタが接続された前記マルチプレクサに前記値が
    伝播するように設計され、前記ＷＲＣＬＫ命令が前記複
    数の処理要素上で実行される、請求項１に記載のシステ
    ム。
  10. 【請求項１０】前記クロック選択レジスタが、前記クロ
    ック選択レジスタの内容がＲＤＣＬＫ命令を介して読み
    取ることができるように設計されている、請求項１に記
    載のシステム。
  11. 【請求項１１】前記複数の処理構成要素の各処理構成要
    素がそれを介してデータの入力および出力が行われる複
    数のピンを有し、前記複数のコントローラの各コントロ
    ーラが、前記複数のピンのうちの選択されたピンのデー
    タの前記入力および出力を制御し、前記システムが前記
    複数のコントローラに接続され、前記複数のピンのうち
    の選択されたピンを前記複数のコントローラのうちの関
    連づけられたコントローラに割り当てる手段を含む、請
    求項１に記載のシステム。
  12. 【請求項１２】前記複数の処理構成要素のうちの１つの
    処理構成要素じ関連づけられた前記複数のコントローラ
    に接続されたクロスバー・スイッチと、前記クロスバー
    ・スイッチに接続され、前記クロスバー・スイッチの動
    作を定義する命令を供給するＩ／Ｏ選択レジスタとをさ
    らに含む、請求項１に記載のシステム。
  13. 【請求項１３】前記システムがＩＯＳＥＬＥＣＴ命令を
    供給するように設計され、前記Ｉ／Ｏ選択レジスタ内の
    前記命令が前記ＩＯＳＥＬＥＣＴ命令によって決定され
    る、請求項１２に記載のシステム。
  14. 【請求項１４】複数の処理構成要素と前記処理構成要素
    に関連づけられた複数のコントローラとを有するデータ
    処理システムにおいてクロック信号を供給する方法であ
    って、 ａ．複数の異なるクロック信号を供給するステップと、 ｂ．前記複数のコントローラの各コントローラのために
    前記複数のクロック信号のうちの１つのクロック信号を
    選択するステップと、 ｃ．前記複数のコントローラに前記複数のクロック信号
    のうちの前記選択されたクロック信号を並列して供給す
    るステップとを含む方法。
  15. 【請求項１５】前記複数の処理構成要素がそれぞれ複数
    のピンを有し、前記複数の処理構成要素が前記ピンを介
    したデータの入力および出力を制御し、前記ステップｃ
    が、前記複数のピンのうちの選択されたピンを前記複数
    の処理構成要素のうちの関連づけられた処理構成要素に
    割り当てるステップを含む、請求項１４に記載の方法。
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