KR20010046109A - 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로 - Google Patents

출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로 Download PDF

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Abstract

출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로가 개시된다. 본 발명에 따른 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로는, 외부에서 인가되는 선택 신호를 소정의 출력 클럭 신호와 지연된 클럭 신호에 응답하여 소정 시간 지연시키고, 지연된 결과를 제1 및 제2선택 신호로서 출력하는 선택 신호 제어부, 외부에서 서로 다른 주파수를 갖는 제1 및 제2클럭 신호를 입력하고, 지연된 제2선택 신호에 응답하여 클럭 신호들 중 하나를 선택적으로 제1출력 클럭 신호로서 출력하는 제1멀티플렉서, 지연된 제1선택 신호에 응답하여 제1클럭 신호 또는 제2클럭 신호를 제2출력 클럭 신호로서 선택적으로 출력하는 제2멀티플렉서, 외부에서 인가되는 트리거 신호를 출력 클럭 신호 또는 제2출력 클럭 신호에 응답하여 소정 시간 지연시키고, 지연된 결과로서 서로 다른 지연 시간을 갖는 트리거 신호들을 출력하는 트리거 제어부, 서로 다른 지연 시간을 갖는 트리거 신호들을 조합하고, 조합된 결과를 출력 인에이블 신호로서 생성하는 인에이블 제어부 및 출력 인에이블 신호에 응답하여 제1출력 클럭 신호를 출력 클럭 신호로서 생성하는 출력부를 구비하고, 본 발명에 의하면, 소정 선택 구간을 설정하고 상기 선택 구간 동안 출력 클럭 신호를 디스에이블시킨 상태에서 다른 클럭 신호를 선택함으로써 클럭 멀티플렉싱 시에 발생되는 신호 왜곡을 없앨 수 있다는 효과가 있다.

Description

출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로{Clock multiplexing circuit removing distortion of output signal}
본 발명은 클럭 멀티플렉싱 회로에 관한 것으로서, 특히, 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로에 관한 것이다.
일반적으로, 테스트 회로를 포함한 특정 목적의 회로들은 2개의 클럭 신호를 선택적으로 사용하는 경우가 있다. 이러한 경우에는 멀티플렉서를 이용하여 간단하게 구현할 수 있다.
도 1은 일반적인 멀티플렉서를 설명하기 위한 회로도이다. 도 1을 참조하면, 멀티플렉서(10)는 제1클럭 신호(CLK1)와 제2클럭 신호(CLK1)를 클럭 입력으로 받아들이고, 소정의 선택 신호(SEL)에 응답하여 상기 입력 클럭 신호들 중 하나를 선택적으로 출력한다. 이 때, 멀티플렉서(10)에서 출력되는 클럭 신호(CLK_C)는 CLK1 또는 CLK2가 된다. 그러나, 도 1에 도시된 멀티플렉서를 이용하여 클럭 신호를 선택하는 경우에는 다음 도 2 및 도 3에 나타나는 이유로 출력 클럭 신호(CLK_C)가 왜곡되는 경우가 발생될 수 있다.
도 2(a)~2(d)는 도 1에 도시된 멀티플렉서(10)에서 발생될 수 있는 신호 왜곡을 설명하기 위한 파형도들로서, 두 클럭 신호(CLK1, CLK2)의 위상이 동기되지 않는 경우를 나타낸다. 도 2(c)를 참조하면, 선택 신호(SEL)가 로우 레벨인 경우에, 출력 신호(CLK_C)는 CLK1이 되며 이 때 선택 신호(SEL)는 제1클럭 신호(CLK1)에 동기되어 있다. 따라서, 선택 신호(SEL)가 하이 레벨로 전환되는 시점에서는 출력 클럭 신호(CLK_C)가 제1클럭 신호(CLK1)에서 제2클럭 신호(CLK2)로 변환되므로, CLK_C의 제2클럭 신호(CLK2)는 제1클럭 신호(CLK1)와의 위상 차로 인해 도 2(d)와 같이 왜곡된다.
도 3(a)~3(d)는 도 1에 도시된 멀티플렉서에서 발생될 수 있는 신호 왜곡을 설명하기 위한 다른 파형도들로서, 선택 신호(SEL)에 의해 왜곡이 발생되는 경우를 나타낸다. 즉, 도 3(a)와 3(b)의 클럭 신호들(CLK1, CLK2)은 정상적인 위상 차를 나타낸다고 하더라도 도 3(c)의 선택 신호(SEL)가 지연되어 인가되는 경우에, 멀티플렉서(10)에서 출력되는 클럭 신호(CLK_C)는 두 클럭 신호들(CLK1, CLK2)의 전환 시에 도 3(d)에서와 같이 상기 선택 신호의 지연 시간만큼 변형된다.
결과적으로, 두 개 또는 그 이상의 클럭 신호들을 이용하는 회로에서는, 클럭 신호들 자체의 위상 차 또는 선택 신호의 지연이 고려되어 설계되어야 한다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 두 개 이상의 클럭 신호들을 멀티플렉싱할 때 발생되는 신호 왜곡을 없애고 정확하게 동기되는 출력 클럭 신호를 얻을 수 있는, 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로를 제공하는데 있다.
도 1은 일반적인 멀티플렉서를 설명하기 위한 회로도이다.
도 2 및 도 3은 도 1에 도시된 회로에서 발생될 수 있는 신호 왜곡을 설명하기 위한 파형도들이다.
도 4는 본 발명의 실시예에 의한 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로를 설명하기 위한 회로도이다.
도 5(a)~도 5(l)는 도 4에 도시된 회로의 동작을 설명하기 위한 파형도들이다.
상기 과제를 이루기위해, 본 발명에 따른 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로는, 외부에서 인가되는 선택 신호를 소정의 출력 클럭 신호와 지연된 클럭 신호에 응답하여 소정 시간 지연시키고, 지연된 결과를 제1 및 제2선택 신호로서 출력하는 선택 신호 제어부, 외부에서 서로 다른 주파수를 갖는 제1 및 제2클럭 신호를 입력하고, 지연된 제2선택 신호에 응답하여 클럭 신호들 중 하나를 선택적으로 제1출력 클럭 신호로서 출력하는 제1멀티플렉서, 지연된 제1선택 신호에 응답하여 제1클럭 신호 또는 제2클럭 신호를 제2출력 클럭 신호로서 선택적으로 출력하는 제2멀티플렉서, 외부에서 인가되는 트리거 신호를 출력 클럭 신호 또는 제2출력 클럭 신호에 응답하여 소정 시간 지연시키고, 지연된 결과로서 서로 다른 지연 시간을 갖는 트리거 신호들을 출력하는 트리거 제어부, 서로 다른 지연 시간을 갖는 트리거 신호들을 조합하고, 조합된 결과를 출력 인에이블 신호로서 생성하는 인에이블 제어부 및 출력 인에이블 신호에 응답하여 제1출력 클럭 신호를 출력 클럭 신호로서 생성하는 출력부로 구성되는 것이 바람직하다.
이하, 본 발명에 따른 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 따른 클럭 멀티플렉싱 회로를 설명하기 위한 회로도로서, 선택 신호 제어부(400), 트리거 제어부(410), 인에이블 제어부(430), 멀티플렉서들(440, 450) 및 출력부(460)를 포함한다.
선택 신호 제어부(400)는 외부에서 인가되는 선택 신호(SEL)를 출력 클럭 신호(CLK_C)와 지연된 클럭 신호(CLK_D)에 응답하여 소정 시간 지연시키고, 지연된 결과를 제1, 제2선택 신호(SEL1, SEL2)로서 출력한다. 이를 위해, 선택 신호 제어부(400)는 직렬 연결된 플립플롭들(402, 404), 앤드 게이트(406) 및 인버터(408)를 포함한다. 구체적으로, 플립플롭(402)은 출력 클럭 신호(CLK_C)에 응답하여 선택 신호(SEL)를 지연시키고, 지연된 선택 신호(SEL1)를 출력한다. 또한, 인버터(408)는 트리거 제어부(410)에서 출력되는, 지연된 트리거 신호 (TRIG3)를 반전시키고, 반전된 결과를 출력한다. 앤드 게이트(406)는 트리거 제어부(410)에서 출력되는 제1트리거 신호(TRIG1)를 반전시킨 신호와, 인버터(408)의 출력을 논리곱하고, 논리곱된 결과를 지연된 클럭 신호(CLK_D)로서 출력한다. 플립플롭(404)은 플립플롭(402)에서 출력되는 제1선택 신호(SEL1)를 데이타 입력하고, 지연된 클럭 신호(CLK_D)에 응답하여 CLK_D의 한 주기만큼 지연된 제2선택 신호(SEL2)를 생성한다.
멀티플렉서(450)는 서로 다른 주파수를 갖는 제1, 제2클럭 신호(CLK1, CLK2)를 입력하고, 선택 신호 제어부(400)에서 출력되는 제2선택 신호(SEL2)에 응답하여 제1클럭 신호(CLK1)와 제2클럭 신호(CLK2) 중 하나를 선택적으로 제1출력 클럭 신호(CLK_C1)로서 출력한다.
멀티플렉서(440)는 선택 신호 제어부(400)에서 생성되는 제1선택 신호 (SEL1)에 응답하여 제1클럭 신호(CLK1)와 제2클럭 신호(CLK2) 중 하나를 제2출력 클럭 신호(CLK_C2)로서 선택적으로 출력한다.
트리거 제어부(410)는 외부에서 인가되는 트리거 신호(TRIG)를 출력 클럭 신호(CLK_C) 또는 제2출력 클럭 신호(CLK_C2)에 응답하여 소정 시간 지연시키고, 지연된 결과로서 서로 다른 지연 시간을 갖는 트리거 신호들(TRIG1~TRIG4)을 출력한다. 다시 말해서, 트리거 제어부(410)는 두 개 이상의 클럭 신호들이 선택되는 동안 적절한 시간으로 조정될 수 있도록 트리거 신호를 지연시키는 역할을 한다. 이를 위해, 트리거 제어부(410)는 직렬 연결된 플립플롭들 (412~418)을 포함한다. 즉, 트리거 제어부(410)는 트리거 신호(TRIG)를 지연시켜 출력 클럭 신호(CLK_C)가 디스에이블되어 있는 상태에서 다시 인에이블되도록 제어한다. 구체적으로, 플립플롭(412)은 출력 클럭 신호(CLK_C)에 응답하여 트리거 신호(TRIG)를 래치하고, 래치된 결과를 제1트리거 신호(TRIG1)로서 출력한다. 플립플롭(414)은 멀티플렉서(440)에서 출력되는 제2출력 클럭 신호(CLK_C2)에 응답하여 제1트리거 신호(TRIG1)를 래치하고, 래치된 결과로서 제2트리거 신호 (TRIG2)를 출력한다. 여기에서, TRIG1와 TRIG2와의 차이는 제1클럭 신호(CLK1)와 제2클럭 신호(CLK2)의 차이와 같다고 할 수 있다. 또한, 플립플롭(416)은 출력 클럭 신호(CLK_C2)에 응답하여 제2트리거 신호(TGIR2)를 래치하여 제3트리거 신호(TRIG3)를 생성하고, 플립플롭(418)은 출력 클럭 신호(CLK_C2)에 응답하여 제3트리거 신호(TRIG3)를 래치하여 제4트리거 신호(TRIG4)를 생성한다. 본 발명에서 선택 신호(SEL)와 트리거 신호(TRIG)는 하나의 신호로 통합되어 사용될 수도 있다.
인에이블 제어부(430)는 트리거 제어부(410)에서 소정 시간 지연된 트리거 신호들을 입력하여 조합하고, 조합된 결과로서 출력 인에이블 신호(ENA)를 생성한다. 즉, 인에이블 제어부(430)는 출력 클럭 신호(CLK_C)를 디스에이블 또는 인에이블시켜 클럭 신호들이 변화될 때 발생하는 왜곡이 실제의 출력으로 전달되지 않도록 제어한다. 이를 위해, 인에이블 제어부(430)는 인버터들(432,434), 앤드 게이트(436) 및 오아 게이트(438)를 포함한다. 인버터(432)는 트리거 제어부 (410)에서 출력되는 트리거 신호(TRIG1)를 반전시키고, 인버터(434)는 트리거 신호(TRIG4)를 반전시킨다. 앤드 게이트(436)는 인버터(432)의 출력 신호와 인버터 (434)의 출력 신호를 논리곱하고, 논리곱된 결과를 출력한다. 오아 게이트(438)는 제1트리거 신호(TRIG1)와 앤드 게이트(436)의 출력 신호를 논리합하고, 논리합된 결과를 출력 인에이블 신호(ENA)로서 생성한다.
출력부(460)는 출력 인에이블 신호(ENA)에 응답하여 제1출력 클럭 신호 (CLK_C1)를 출력 클럭 신호(CLK_C)로서 생성한다. 바람직하게는, 출력부(460)는 앤드 게이트로 구현될 수 있다.
도 5(a)~도 5(l)는 도 4에 도시된 회로의 동작을 설명하기 위한 파형도들로서, 5(a) 및 5(b)는 제1, 제2클럭 신호(CLK1, CLK2)를 나타내고, 5(c) 및 도 5(d)는 선택 신호(SEL)와 제1선택 신호(SEL1)를 나타내고, 5(e)는 제2출력 클럭 신호(CLK_C2)를 나타내고, 도 5(f) 및 5(g)는 트리거 신호(TRIG)와 제1트리거 신호(TRIG1)를 나타내고, 도 5(h) 및 5(i)는 제2, 제4트리거 신호(TRIG2, TRIG4)를 각각 나타내고, 5(j)는 제2선택 신호(SEL2)를 나타내고, 5(k)는 출력 인에이블 신호(ENA)를 나타내고, 5(l)는 출력 클럭 신호(CLK_C)를 나타낸다.
계속해서, 도 4 및 도 5를 참조하여 본 발명에 따른 클럭 멀티플렉싱 회로의 동작을 상세히 설명한다.
우선, 도 4에 도시된 클럭 멀티플렉싱 회로의 동작 초기에 도 5(c)에 도시된 선택 신호(SEL)는 로우 레벨로 설정되고, 도 5(f)의 트리거 신호(TRIG)는 하이 레벨로 설정되며 도 5(l)의 출력 클럭 신호(CLK_C)는 도 5(a)의 제1클럭 신호(CLK1)가 되는 것으로 가정된다. 도 4를 참조할 때, 초기 동작 구간은 t0이전의 구간을 나타낸다. 이 때, t0시점에서 선택 신호(SEL)가 하이 레벨로 전이되면, 플립플롭(402)은 선택 신호(SEL)를 래치하여 t1시점에서 하이 레벨의 제1선택 신호(SEL1)를 출력한다. 이 때, 제1선택 신호(SEL1)가 하이 레벨로 인에이블되면, 도 4의 멀티플렉서(440)는 t1시점에서 도 5(b)에 도시된 제2클럭 신호(CLK2)를 제2출력 클럭 신호(CLK_C2)로 출력한다. 따라서, t1시점 이후에 플립플롭들(414~418)의 출력 신호는 제2클럭 신호(CLK2)에 동기된다. 이 때, 선택 신호 제어부(400) 내부에서 생성되는 지연된 클럭 신호(CLK_D)는 아직 인에이블 되지 않은 상태이므로 멀티플렉서(450)의 출력 신호(CLK_C1)는 계속 제1클럭 신호(CLK1)로 유지된다.
이후의 t2 시점에서는, 트리거 신호(TRIG)가 하이 레벨에서 로우 레벨로 전이되어 도 4(f)와 같이 출력된다. 이 때, 트리거 신호(TRIG)는 플립플롭 (412)에서 래치되고, 출력 클럭 신호(CLK_C) 만큼 지연되어 도 4(g)의 트리거 신호(TRIG1)와 같이 나타난다. 이와 같이, TRIG1는 출력 클럭 신호(CLK_C)의 하강 엣지 즉, t3시점에서 로우 레벨로 전이된다. 또한, t3시점에서 인에이블 제어부(430)의 오아 게이트(438)에서 출력되는 출력 인에이블 신호(ENA)는 로우 레벨이 된다. 따라서, 도 5(l)의 출력 클럭 신호(CLK_C)는 t3시점으로부터 소정 시간 동안 로우 레벨로 디스에이블된다. 또한, 제1트리거 신호(TRIG1)는 다시 플립플롭들(414~418)을 통하여 제2출력 클럭 신호(CLK_C2) 만큼 지연되어 제2~제4트리거 신호(TRIG2~TRIG4)로서 출력된다. 도 5(h)와 도 5(i)를 참조하면, 제2트리거 신호(TRIG2)는 제2출력 클럭 신호(CLK_C2)의 하강 엣지 즉, t4시점에서 로우 레벨로 전이된다. 이 때, TRIG2에 대해서 제2출력 클럭 신호(CLK_C2)의 1주기만큼 지연된 TRIG3가 t5 시점에서 로우 레벨이 되며, 도 5에는 생략되어 있다. 또한, t5시점에서는 지연된 클럭 신호(CLK_D)가 인에이블되어 제2선택 신호(SEL2)가 하이 레벨이 된다. 따라서, t5시점에서 멀티플렉서(450)는 제1출력 클럭 신호(CLK_C1)로서 제2클럭 신호(CLK2)를 출력한다. 그러나, 아직 트리거 신호(TRIG4)가 인에이블되지 않은 상태이므로, 오아 게이트(438)에서 출력되는 출력 인에이블 신호(ENA)는 액티브되지 않는다. 따라서, 출력 클럭 신호(CLK_C)는 아직 로우 레벨 상태로 유지된다.
이후에, 트리거 신호(TRIG3)로부터 제2출력 클럭 신호(CLK_C2)의 한 주기 만큼 지연되어 도 5(i)의 제4트리거 신호(TRIG4)가 로우 레벨이 되면, 도 5(k)의 출력 인에이블 신호(ENA)는 하이 레벨로 액티브된다. 따라서, 출력부(460)를 구현하는 앤드 게이트를 통해서 제1출력 클럭 신호(CLK_C1)가 출력 클럭 신호(CLK_C)로서 출력된다. 이 때의 CLK_C는 제2클럭 신호(CLK2)가 된다. 이와 같이, 본 발명에서는 출력 클럭 신호(CLK_C)가 디스에이블되어 있는 동안 클럭 신호를 선택한다.
도 4의 실시예에서는 출력 클럭 신호(CLK_C)가 로우 레벨일 때 디스에이블되는 것으로 구현되었으므로, 트리거 제어부(410)의 플립플롭들(414, 416, 418)은 하강 엣지에서 트리거되는 플립플롭이 이용된다. 그러나, 출력 클럭 신호(CLK_C)가 하이 레벨일 때 디스에이블되는 것으로 구현하는 경우에는, 플립플롭들(414~418)이 상승 엣지에서 트리거되는 플립플롭들로 구현될 수 있다.
또다른 예로써, 초기의 선택 신호(SEL)와, 트리거 신호(TRIG)가 하이 레벨로 설정되고, 출력 클럭 신호(CLK_C)의 초기 값이 제2클럭 신호(CLK2)로 설정된 경우에도 유사한 방식으로 동작시킬 수 있다.
결과적으로, 본 발명에서는 멀티플렉싱되어 출력되는 클럭 신호의 왜곡을 없애기 위해, 선택된 소정 구간동안 출력 신호를 디스에이블시키고, 디스에이블된 구간 동안 클럭 신호를 선택하게 된다.
본 발명에 따르면, 소정 선택 구간을 설정하고 상기 선택 구간 동안 출력 클럭 신호를 디스에이블시킨 상태에서 다른 클럭 신호를 선택함으로써 클럭 멀티플렉싱 시에 발생되는 신호 왜곡을 없앨 수 있다는 효과가 있다.

Claims (1)

  1. 외부에서 인가되는 선택 신호를 소정의 출력 클럭 신호와 지연된 클럭 신호에 응답하여 소정 시간 지연시키고, 상기 지연된 결과를 제1 및 제2선택 신호로서 출력하는 선택 신호 제어부;
    외부에서 서로 다른 주파수를 갖는 제1 및 제2클럭 신호를 입력하고, 상기 지연된 제2선택 신호에 응답하여 상기 클럭 신호들 중 하나를 선택적으로 제1출력 클럭 신호로서 출력하는 제1멀티플렉서;
    상기 지연된 제1선택 신호에 응답하여 상기 제1클럭 신호 또는 상기 제2클럭 신호를 제2출력 클럭 신호로서 선택적으로 출력하는 제2멀티플렉서;
    외부에서 인가되는 트리거 신호를 상기 출력 클럭 신호 또는 제2출력 클럭 신호에 응답하여 소정 시간 지연시키고, 상기 지연된 결과로서 서로 다른 지연 시간을 갖는 트리거 신호들을 출력하는 트리거 제어부;
    상기 서로 다른 지연 시간을 갖는 트리거 신호들을 조합하고, 상기 조합된 결과를 출력 인에이블 신호로서 생성하는 인에이블 제어부; 및
    상기 출력 인에이블 신호에 응답하여 상기 제1출력 클럭 신호를 상기 출력 클럭 신호로서 생성하는 출력부를 포함하는 것을 특징으로 하는 클럭 멀티플렉싱 회로.
KR1019990049724A 1999-11-10 1999-11-10 출력 신호의 왜곡을 제거하는 클럭 멀티플렉싱 회로 KR20010046109A (ko)

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* Cited by examiner, † Cited by third party
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