KR940008732B1

KR940008732B1 - 클럭 선택 제어회로

Info

Publication number: KR940008732B1
Application number: KR1019920014694A
Authority: KR
Inventors: 조동수
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1992-08-14
Filing date: 1992-08-14
Publication date: 1994-09-26
Also published as: KR940004960A

Abstract

내용 없음.

Description

클럭 선택 제어회로

제1도는 종래의 클럭 선택 회로도.

제2도는 제1도에 대한 각부 동작 타이밍도.

제3도는 본 발명의 클럭 선택 제어 회로도.

제4도는 제3도에 대한 제1클럭 선택 신호발생회로(4)의 상세 회로도.

제5도는 제3도에 대한 각부 동작 타이밍도.

제6도는 본 발명에 대한 다른 실시예시도.

제7도는 제6도에 대한 선택제어신호 공급수단(12)의 동작 테이블도.

제8도는 제6도에 대한 각부 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 시스템클럭 선택수단 2 : 선택제어신호 공급수단

3 : 선택신호발생수단 4,5 : 제1,제2클럭선택 신호발생회로

4A : 하강에지검출부 4B : 선택신호발생동기부

DFF : 디-플립플롭 I : 인버터

IR : 저항성인버터 NOR : 노아게이트

TG : 변환(transfer)게이트 P : 피모스 트랜지스터

N :엔모스 트랜지스터 AND : 앤드게이트

NAN : 낸드게이트

본 발명은 주기가 다른 여러개의 발진신호로부터 클럭 신호를 선택하는 제어회로에 관한 것으로, 특히 회로구성시 구성소자수를 적게 하여 설계면적을 줄일 수 있고, 클럭신호가 바뀌어 선택될 때 선택된 클럭신호의 지연을 제거하는데 적당하도록 한 클럭선택 제어회로에 관한 것이다.

종래의 클럭선택회로는 제1도에 도시된 바와 같이, 다수의 클럭펄스신호 및 상기 클럭펄스신호에 각각 대응되는 선택신호를 받아 시스템클럭이 선택되는 시스템클럭 선택수단(10)과, 선택데이타(SD)로부터 상기 클럭펄스신호들중의 하나를 선택하도록 대응되는 선택제어신호를 만드는 선택제어신호 공급수단(20)과, 그 선택제어신호 공급수단(20)의 선택제어신호를 그에 대응되는 클럭펄스신호에 한주기 이상 지연하여 동기시키는 동기지연수단(30)으로 구성되어 있다.

이와 같이 구성된 종래의 클럭선택회로는, 선택제어신호 공급수단(20)의 디-플립플롭(DFF10)에 제2도의 (a)와 같은 시스템클럭펄스(φ_SYS)가 인가된 상태에서 제2도의 (b)와 같은 선택데이타(SD)가 인가되면, 그 선택데이타(SD)에 따라 각 클럭펄스신호(φ₁, φ₂)중의 하나에 대응되는 선택제어신호(SC1,SC2)가 결정되어 동기지연수단(30)으로 입력시킨다.

즉, 선택데이타(SD)가 "하이"로 인가되면 제2도의 (c)와 같은 제1선택제어신호(SC1)가 선택되고, 반대로 선택데이타(SD)가 "로우"로 인가되면 제2도의 (d)와 같은 제2선택제어신호(SC2)가 선택되어 동기지연수단(30)으로 입력된다.

동기지연수단(30)에서는 선택된 클럭펄스신호(φ₁, φ₂)에 해당되는 선택제어신호(SC1,SC2)를 1주기만큼 지연시킨다.

즉, 제2도의 (e)와 같은 클럭펄스신호(φ₁)가 선택되면 그에 해당되는 선택제어신호(SC1)는 제1클럭선택신호 발생회로(40)의 디-플립플롭(DFF20,DFF30)을 통해 제2도의 (f) 및 (g)와 같이 1주기만큼 지연후 선택된 클럭펄스신호(φ₁)에 의해 제2도의 (h)와 같이 동기시켜 선택신호(S1)를 제2도의 (i)와 같이 동작레벨인 "1"이 되게 하여 그 선택된 클럭펄스신호(φ₁)가 시스템클럭(φ_SYS)이 되게 하고, 선택되지 않은 클럭펄스신호(φ₂)에 해당되는 선택신호(S2)는 제2도의 (d)와 같이 선택제어신호(SC2)가 비반전 레벨이되는 때와 동시에 비동작 레벨인 "0"으로 되어 더이상 해당 클럭펄스신호(φ₂)가 시스템클럭(φ_SYS)으로 선택되지 않도록 한다.

그러나, 이와 같은 종래의 클럭선택회로는 제2도의 A 및 B에서 보는 바와 같이 클럭신호가 바뀔때 선택된 클럭펄스신호지연을 통하여 선택제어신호를 동기하여 선택신호를 만듦으로써 선택된 클럭펄스신호가 한주기 이상 지연되고, 또한 회로 구성시 구성소자수가 많이 드는 문제점이 있었다.

본 발명은 이와 같은 문제점을 감안하여, 클럭신호가 바뀌어 선택될 때 선택된 클럭신호의 하강에지를 검출한 후 선택신호를 출력함으로써 선택된 클럭신호의 신호 지연을 제거할 수 있는 클럭선택제어회로를 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.

본 발명은 클럭선택제어회로는 제3도에 도시한 바와 같이, 클럭펄스신호(φ₁, φ₂) 및 각 클럭펄스신호를 선택하는 선택신호(S1,S2)를 받아 시스템클럭(φ_SYS)을 선택하는 시스템클럭 선택수단(1)과, 선택데이타로부터 상기 클럭펄스신호(φ₁, φ₂)중의 하나를 선택하도록 대응되는 선택제어신호를 만드는 선택제어신호 공급수단(2)과, 상기 선택제어신호 및 클럭펄스신호를 받아 선택신호(S1,S2)를 만드는 선택 신호 발생수단(3)으로 구성한다.

상기 선택신호 발생수단(3)는, 제1, 제2클럭선택 발생회로(4,5)로 구성하며, 상기 제1클럭선택신호 발생회로(4)는 제4도에 도시한 바와 같이, 선택제어신호가 동작이 된 후에 대응되는 클럭펄스신호(φ)의 하강에지를 검출하는 하강에지검출부(4A)와, 선택제어신호가 동작될 때는 상기 하강에지검출부(4A)의 출력에 동기하여 선택신호(S)를 동작레벨로 출력하고, 선택제어신호가 비동작될 때는 대응되는 클럭펄스신호(φ)에 관계없이 선택신호(S)를 비동작 레벨로 출력하는 선택신호발생동기부(4B)로 구성하며, 상기 제2클럭선택신호 발생회로(5)는 제1클럭선택신호 발생회로(4)와 동일한 구성으로 되어 있다.

또한, 상기 하강에지검출부(4A)는 입력클럭펄스신호(φ)는 인버터(I1)를 통해 노아게이트(NOR1)에 접속하고, 타측입력으로 선택제어신호를 입력한 노아게이트(NOR1)의 출력은 엔모스 트랜지스터(N1)의 게이트(G)에 접속하며, 엔모스 트랜지스터 (N1)의 드레인(D)는 노아게이트(NOR2)에 접속하고 타측 입력으로 선택제어신호를 입력한 노아게이트(NOR2)의 출력은 저항성 인버터(I1)를 통해 반전 피드백시켜 접속함과 아울러 변환(Transfer) 게이트(TG1)에 접속하며, 상기 인버터(I1)의 출력은 인버터 (I2)를 통해 상기 변환게이트(TG1)에 접속하고, 상기 변환게이트(TG1)의 출력은 인버터(I3)에 접속하며, 인버터(I3)의 출력은 저항성 인버터(IR2)를 통해 반전 피드백시켜 접속하여 구성한다.

한편, 선택신호발생동기부(4B)는 선택제어신호를 게이트(G) 입력으로 하고 소오스(S)가 전원(Vcc)에 연결된 제1피모스 트랜지스터 (P1)와, 상기 제3인버터(I3)의 출력을 게이트(G) 입력으로 하고 소오스(S)가 제1피모스 트랜지스터(P1)와 연결되며 드레인(D)이 선택신호(S)에 연결된 제2피모스 트랜지스터(P2)와, 선택제어신호를 게이트(G) 입력으로 하고 소오스(S)가 그라운드(GND)에 접지되며 드레인(D)이 선택신호(S)에 연결된 제2엔모스 트랜지스터(N2)로 구성한다.

이와 같이 구성한 본 발명의 작용 및 효과를 제5도에 도시한 동작 타이밍도를 참조하여 상세히 설명하면 다음과 같다.

선택제어신호 공급수단(2)에 입력된 제5도의 (b)와 같은 선택데이타(SD)가 "1"이면 클럭펄스신호(φ)는 제5도의 (e)와 같은 제1클럭펄스신호(φ₁)가 선택되어 시스템클럭(φ_SYS)으로 출력된다.

이와 같은 상태에서 선택데이타(SD)가 "1"에서 "0"으로 바뀌면 시스템클럭(φ_SYS)은 제5도의 (a)와 같이 하강에지(Falling Edge)이 동기되어 제5도의 (c) 및 (d)와 같은 선택제어신호가 출력된다.

선택신호 발생수단(3)의 제1클럭선택신호 발생회로(4)는 제1클럭선택신호(S1)를 제5도의 (i)와 같이 비동작 레벨이 "0"으로 출력하여 제1클럭펄스신호(φ₁)가 시스템클럭(φ_SYS)으로 선택되지 않는다.

한편, 제2클럭선택신호 발생회로(5)에서는 제2선택제어신호(SC2)가 "0"이므로 제2클럭선택신호 발생회로(5)내의 제1노아게이트(NOR3, 도면미기재)의 출력은 제5도의 (k)와 같이 제5도의 (j)와 같은 제2클럭펄스신호(φ₂)에 따라 출력된다.

이때 제1노아게이트(NOR3)의 출력이 제5도의 (k)와 같이 "하이"가 되면 제1엔모스 트랜지스터(N3, 도면미기재)가 온(ON)되어 제2클럭선택신호 발생회로(5)내의 노드(ㄱ)는 방전된다.

따라서, 제2노아게이트(NOR4, 도면미기재)의 출력은 제5도의 (l)와 같이 "하이"가 되고, 제2클럭펄스신호(φ₂)가 제5도의 (j)와 같이 "로우"가 될 때 변환게이트(TG2, 도면미기재)는 온(ON)되어 노드(ㄴ)에 전달되므로 제3인버터(I6, 도면미기재)의 출력이 제5도의 (m)와 같이 "로우"가 된다.

그러므로, 제1피모스 트랜지스터(P1)와 제2피모스 트랜지스터(P2)가 온(ON)되어 제5도의 (n)와 같이 제2클럭펄스신호(φ₂)가 선택신호(S2)가 동작레벨인 "1"로 됨으로써 제5도의 (a)에 도시한 C점부터 제2클럭펄스신호(φ₂)가 시스템클럭(φ_SYS)으로 출력된다.

이와 같은 상태에서 다시 선택데이타(SD)가 제5도의 (b)와 같이 "0"에서 "1"로 되면 제5도의 (a)와 같은 시스템클럭(φ_SYS)의 하강에지에 동기하여 제5도의 (c) 및 (d)와 같이 제1선택제어신호)는 "0"으로 되고, 제2선택제어신호는 "1"로 된다.

따라서, 제2선택제어신호가 "1"이므로 동시에 제2클럭선택신호 발생회로(5)의 제2엔모스 트랜지스터(N4)가 온(ON)되어 제2클럭선택신호(S2)는 비동작 레벨인 "0"으로 됨으로써 제5도의 (a)에 도시한 D점부터 제2클럭펄스신호(φ₂)가 더이상 시스템클럭(φ_SYS)으로 선택되지 않는다.

한편, 제1클럭선택신호 발생회로(4)에서는 상기 선택데이타(SD)가 "0"에서 "1"로 변화할 때 제2클럭선택신호 발생회로(5)의 동작과 마찬가지로 제5도의 (e)와 같이 새로 선택된 제1클럭펄스신호(φ₁)의 하강에지에 동기하여 제5도의 (i)와 같이 제1클럭선택신호(S1)를 동작레벨인 "1"로 출력한다.

따라서, 제5도의 D점부터 제1클럭펄스신호(φ₁)가 시스템클럭(φ_SYS)을 선택되게 된다.

제6도는 본 발명의 클럭선택신호 발생회로(4)를 이용하여 4개의 서로 다른 클럭신호(φ₁∼φ₄)중에서 하나의 클럭신호를 시스템클럭(φ_SYS)으로 선택하는 일실시예를 보인 것으로 그 구성을 설펴보면, 시스템클럭 선택수단(11)은 4개의 클럭펄스신호(φ₁∼φ₄) 및 4개의 선택신호(S1-S4)를 두 입력으로 하는 낸드게이트(NAN11-NAN14)와, 상기 낸드게이트(NAN11-NAN14)의 출력을 낸드 연산하여 시스템클럭(φ_SYS)을 출력하는 낸드게이트(NAN15)로 구성하고, 선택제어신호 공급수단(12)은 2개의 선택데이타(SD1.SD2)를 조합하여 디-플립플롭(DFF11)과, 이 디-플립플롭(DFF11)의 출력 및 인버터(I11,I12)를 각기 통한 상기 디-플립플롭(DFF11)의 출력을 논리 곱 연산하는 앤드게이트(AND11-AND14)와, 상기 앤드게이트(AND11-AND14)의 출력으로부터 상기 클럭펄스신호(φ₁-φ₄)중의 하나를 선택하는 선택제어신호(SC1-SC4)를 만드는 디-플립플롭(DFF12)으로 구성하며, 선택신호발생수단(13)은 상기 선택제어신호(SC1-SC4) 및 클럭펄스신호(φ₁-φ₄)를 받아 선택신호(S1-S4)를 만드는 제1,제2,제3,제4클럭선택신호 발생회로(14,15,16,17)로 구성한다.

이와 같이 구성한 본 발명의 실시예에 대한 동작을 제7도 및 제8도를 참조하여 상세히 설명하면 다음과 같다.

제7도는 상기 선택제어신호 공급수단(12)의 동작 테이블도로서 이에 도시한 바와 같이, 제1선택데이타(SD1)가 "0"이고 제2선택데이타(SD2)가 "0"인 경우 즉, 제8도의 T30 구간인 경우 제8도의 (h)와 같이 제1선택제어신호(SC1)를 선택하고, 제1선택데이타(SD1)가 "1"이고 제2선택데이타(SD2)가 "0"인 경우 즉, 제8도의 T31-T35)인 경우 제8도의 (i)와 같이 제2선택제어신호(SC2)를 선택하며, 제1선택데이타(SD1)가 "0"이고 제2선택데이타(SD2)가 "1"인 경우 제3선택제어신호(SC3)를 선택하고, 제1선택데이타(SD1)가 "1"이고 제2선택데이타(SD2)가 "1"인 경우 즉, 제8도의 T35 구간인 경우 제8도의 (k)와 같이 제4선택제어신호(SC4)를 선택한다.

제8도의 (f) 및 (g)에 도시한 바와 같이 선택데이타(SD1,SD2)의 동작 레벨이 변하면 제8도의 (a)와 같은 시스템클럭(φ_SYS)의 하강에지에 동기되어 제8도의 (h) 내지 (k)와 같은 선택제어신호(SC1-SC4)가 선택되고, 이 선택제어신호(SC1-SC4)에 의해 제8도의 (b) 내지 (e)에 도시한 각 클럭펄스신호(φ₁-φ₄)의 하강 에지에 동기되어 제8도의 (l) 내지 (o)와 같은 선택신호(S1-S4)를 각기 출력함으로써 각 선택신호(S1-S4)에 해당되는 클럭펄스신호(φ₁-φ₄)를 시스템클럭(φ_SYS)으로 출력한다.

이상에서 상세히 설명한 바와 같이 본 발명은, 클럭펄스신호가 바뀌어 선택될 경우 선택된 클럭펄스신호의 하강에지를 검출한 후 다음 클럭펄스신호부터 출력될 수 있도록 선택신호를 출력함으로써, 선택된 클럭펄스신호의 지연을 제거할 수 있으며, 또한 회로구성시 구성소자의 수를 절약하여 설계 면적을 줄일 수 있는 효과가 있다.

Claims

다수의 클럭펄스신호(φ) 및 상기 클럭펄스신호((φ)에 각각 대응하는 선택신호(S)를 받아 시스템클럭(φ_SYS)을 선택하는 시스템클럭 선택수단(1)과, 선택데이타(SD)로부터 상기 클럭펄스신호(φ)들중의 하나를 선택하도록 제어하는 선택제어신호(SC)를 출력하는 선택제어신호 공급수단(2)과, 상기 선택제어신호 공급수단(2)으로부터 선택제어신호(SC)를 받고 각각에 대응되는 클럭펄스신호(φ)를 입력받아 각 선택제어신호(SC)에 대응되는 클럭펄스신호(φ)에 동기하여 선택신호(S)를 출력하는 선택신호 발생수단(3)으로 구성함을 특징으로 하는 클럭 선택 제어회로.
제1항에 있어서, 상기 선택신호 발생수단(3)의 클럭선택신호 발생회로(4)는 선택제어신호(SC)가 동작된 후에 대응되는 클럭펄스신호(φ)의 하강에지를 검출하는 하강에지검출부(4A)와, 상기 선택제어신호(SC)의 동작시 상기 하강에지검출부(4A)의 출력에 동기하여 선택신호(5)를 발생시키는 선택신호발생동기부(4B)로 구성함을 특징으로 하는 클럭 선택 제어회로.