KR100433933B1 - 클럭 노이즈를 감소시키는 회로 - Google Patents

Abstract

본 발명은 외부에서 인입되는 다양한 클럭 입력에 따른 노이즈를 감소시키는 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 다양한 클럭을 입력받는 입력단; 상기 입력단을 입력되는 클럭을 각기 다른 지연시간으로 지연시키는 다수개의 지연수단을 구비하며, 상기 입력단으로 인가된 클럭에 대응하여 상기 다수의 지연수단 중 하나를 선택하여, 선택된 지연수단이 가지는 지연시간 보다 작은 펄스폭을 가지는 노이즈를 제거하는 노이즈 제거부; 및 상기 다수의 지연수단 중 하나를 선택하기 위한 스위칭 제어부를 구비하며, 상기 노이즈 제거부는 상기 입력단에 인가된 클럭을 반전하는 제1 인버터; 상기 제1 인버터의 출력을 상기 다수개의 지연수단 중 하나로 전달하기 위한 스위칭부; 상기 스위칭부에 의해 연결된 지연수단의 출력과 상기 입력단의 출력을 논리곱하는 제1 논리곱게이트; 상기 지연수단의 출력을 반전하는 제2 인버터; 상기 제2 인버터의 출력과 입력단의 출력을 논리곱하기 위한 제2 논리곱게이트; 및 상기 제1 논리곱 게이트와 제2 논리곱 게이트의 출력을 각각 리셋 및 셋신호로서 인가받는 래치부를 구비하는 것을 특징으로 하는 클럭 노이즈 감쇠회로를 제공한다.

Description

클럭 노이즈를 감소시키는 회로{Clock noise reduction circuit}

본 발명은 클럭 발생기에 관한것으로, 특히 마이크로 프로세서에 공급되는 클럭의 노이즈를 감소시키기 위한 회로에 관한 것이다.

일반적으로, 마이크로 컨트롤러(MCU)는 외부에서 공급되는 클럭에 동기하여 동작하며, 상기 클럭은 수㎒ ∼ 수십㎒ 단위의 주파수를 주로 사용한다.

이때, 상기 클럭은 마이크로 컨트롤러 유닛의 외부에서 공급되므로 다양한 펄스폭을 가진 노이즈에 노출된채 마이크로 컨트롤러 유닛에 인가된다.

도 1은 종래의 클럭 노이즈 감소회로를 나타낸다.

도 1을 참조하면, 입력 클럭을 반전시키는 인버터(10)와, 상기 인버터(10)의 출력을 소정시간 지연시키는 버퍼(20)와, 상기 버퍼(20)의 출력을 반전하는 인버터(30)와, 인버터 10, 20의 출력을 입력으로 하여 제어신호(SET)를 생성하는 논리곱 게이트(40)와, 인버터(10)와 버퍼(20)의 출력을 입력으로 하여 제어신호(RST)를 생성하는 논리곱 게이트(50)와, 제어신호(SET)와 제어신호(RST)중 활성화된 제어신호에 의하여 셋 또는 리셋기능을 수행하는 래치(60)를 포함하여 이루어진다.

이하, 도 1과 도 2를 참조하여 상세히 설명하면 다음과 같다.

먼저, 버퍼(20)의 지연시간(Td)보다 작은 펄스폭을 가진 노이즈가 외부 클럭(CLK)에 혼입된 경우를 살펴보면, 외부 클럭(CLK)의 상승에지시 상기 인버터(10)에서는 외부 클럭(CLK)이 반전되므로, 상기 ③구간에 나타난 노이즈도 반전되어 나타난다.

여기서 인버터(10)에 의하여 반전된 외부클럭을 CLK1이라 한다.

이어서, 상기 버퍼(20)에서는 상기 클럭(CLK1)이 소정시간(Td)만큼 딜레이 되며, 이때의 클럭을 CLK2라 하고, 상기 클럭(CLK2)가 인버터(30)에서 반전된 클럭을 CLK3라 하면, 상기 논리곱 게이트(40)는 ③구간에서 하이 레벨을 출력하게 되어 상기 래치(60)를 턴온시킴으로서 출력 클럭(CLKO)을 생성한다.

한편, 상기 논리곱 게이트(50)는 클럭 CLK1과 CLK2가 하이 레벨일때 동작하는데, 노이즈의 영향에 의해 클럭 CLK1, CLK2, CLK3가 하이 레벨인 구간이 왜곡되어 로우 레벨이 되어도 버퍼(20)의 지연시간(Td)보다 적을경우 ②구간과 ④구간에 도시된 바와 같이 클럭 CLK2가 입력 클럭(CLK)에 비하여 버퍼(20)의 지연시간(Td)만큼 딜레이 되어 클럭 CLK1과 동시에 하이 레벨이 되지 못하므로 하이 레벨을 출력하지 못하게 된다.

다음으로, 상기 외부 클럭(CLK)에 상기 버퍼(20)의 지연시간(Td)에 의하여 딜레이딘 클럭(CLK2)의 펄스폭 보다 넓은 펄스폭을 가진 노이즈가 혼입된 경우를 살펴보도록 한다.

도 3은 외부 클럭에 인입된 노이즈의 펄스폭이 상기 버퍼(20)의 딜레이에 의하여 외부클럭(CLK)이 지연된 펄스폭(Td) 보다 큰경우의 클럭 타이밍도를 나타낸다.

먼저, 외부 클럭(CLK)의 상승에지시 상기 인버터(10)에서는 외부 클럭(CLK)이 반전되어 클럭(CLK1)이 되고 이때, 상기 ⑥구간에 나타난 노이즈도 반전되어 나타난다.

이어서, 상기 버퍼(20)에서는 상기 클럭(CLK1)이 버퍼(20)의 지연시간(Td)만큼 지연시키며, 이때의 클럭을 CLK2라 하고, 상기 클럭(CLK2)가 인버터(30)에서 반전된 클럭을 CLK3라 하면, 상기 논리곱 게이트(40)는 ⑤구간에서 하이 레벨을 출력하게 되어 상기 래치(60)를 셋(SET) 시킴으로서 출력 클럭(CLKO)을 생성한다.

이어서, 상기 ⑥구간은 외부클럭(CLK)에 노이즈가 혼입된 구간으로 클럭(CLK1)은 클럭(CLK1)에 혼입된 노이즈가 반전되어 하이 레벨이되고 버퍼(20)를 통과하여 버퍼(20)의 지연시간(Td)만큼 지연되어 클럭(CLK3)으로 출력되나, 상기 논리곱 게이트(50)의 리셋(RESET)신호를 생성하는 클럭(CLK2)과, 노이즈에 의해 반전된 ⑥구간의 클럭(CLK1)이 동시에 하이 레벨인 ⑦구간이 발생한다.

따라서, 상기 ⑦구간에서는 클럭 CLK1, CLK2가 동시에 하이 레벨이 되므로 논리곱 게이트(50)의 출력이 하이 레벨이 되어 래치(60)가 리셋(RESET)되도록 한다.

결론적으로, 종래의 클럭 노이즈를 감소시키는 회로는 내장된 버퍼의 딜레이에 의해 외부클럭이 지연되는 폭보다 더큰 폭을 가진 노이즈를 제거하지 못하며, 버퍼(20)의 지연시간(Td)이 인가되는 클럭(CLK)의 반주기 보다 큰 경우에는 상기 클럭(CLK)신호까지 제거하므로, 인가되는 클럭(CLK)의 주파수가 유동적일 경우 클럭(CLK) 신호까지 제거될 수 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안된 것으로, 외부에서 인입되는 다양한 클럭 입력에 따른 노이즈를 감소시키는 회로를 제공함에 그 목적이 있다.

도 1은 종래의 클럭 노이즈를 감소시키는 회로의 상세 회로도,

도 2는 종래의 클럭 노이즈를 감소시키는 회로에서 버퍼의 지연시간 보다 작은 노이즈가 인입된 경우의 클럭 타이밍도,

도 3은 종래의 클럭 노이즈를 감소시키는 회로에서 버퍼의 지연시간 보다 큰 노이즈가 인입된 경우의 클럭 타이밍도,

도 4는 본 발명에 따른 제1 실시예를 도시한 블럭 개념도,

도 5는 본 발명에 따른 제2 실시예를 도시한 블럭 개념도.

* 도면의 주요 부분에 대한 부호의 설명

110 : 인버터 120 : 버퍼부

130 : 인버터 140 : 논리곱 게이트

150 : 논리곱 게이트 160 : 래치부

200 : 멀티플렉서부

또한, 상기한 목적을 달성하기 위한 본 발명은 다양한 클럭을 입력받는 입력단; 상기 입력단을 입력되는 클럭을 각기 다른 지연시간으로 지연시키는 다수개의 지연수단을 구비하며, 상기 입력단으로 인가된 클럭에 대응하여 상기 다수의 지연수단 중 하나를 선택하여, 선택된 지연수단이 가지는 지연시간 보다 작은 펄스폭을 가지는 노이즈를 제거하는 노이즈 제거부; 및 상기 다수의 지연수단 중 하나를 선택하기 위한 스위칭 제어부를 구비하며, 상기 노이즈 제거부는 상기 입력단에 인가된 클럭을 반전하는 제1 인버터; 상기 제1 인버터의 출력을 상기 다수개의 지연수단 중 하나로 전달하기 위한 스위칭부; 상기 스위칭부에 의해 연결된 지연수단의 출력과 상기 입력단의 출력을 논리곱하는 제1 논리곱게이트; 상기 지연수단의 출력을 반전하는 제2 인버터; 상기 제2 인버터의 출력과 입력단의 출력을 논리곱하기 위한 제2 논리곱게이트; 및 상기 제1 논리곱 게이트와 제2 논리곱 게이트의 출력을 각각 리셋 및 셋신호로서 인가받는 래치부를 구비하는 것을 특징으로 하는 클럭 노이즈 감쇠회로를 제공한다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4은 본 발명에 따른 노이즈 감소 회로의 제1실시예를 나타낸다.

도 4를 참조하면, 각기 다른 지연시간을 가지는 적어도 하나의 지연셀을 구비하며, 동일한 입력 클럭(CLK)을 입력받는 다수의 노이즈 제거부(100a ∼ 100n) 와, 다수의 노이즈 제거부(100a ∼ 100n)중 하나를 선택하기 위한 제어신호(sel)를 생성하는 노이즈 제거블럭 선택부(200) 및 다수의 노이즈 제거부(100a ∼ 100n)의 출력을 입력으로 하며, 제어신호(sel)에 응답하여 이중 하나를 출력하는 멀티플렉서부(300)를 포함하여 이루어지되, 상기 각각의 노이즈 제거부(100a ∼ 100n)는 입력 클럭(CLK)과 멀티플렉서부(300) 사이에 다수개가 병렬로 연결된다.

구체적으로, 각각의 노이즈 제거부는(100a ∼ 100n) 입력 클럭(CLK)을 반전시키는 인버터(110)와, 인버터(110)의 출력을 소정시간 지연시키는 버퍼부(120)와, 버퍼부(120)의 출력을 반전하는 인버터(130)와, 인버터(110)와 인버터(120)의 출력을 입력으로 하여 제어신호(rst)를 생성하는 논리곱 게이트(150)와, 인버터(130)와 입력 클럭(CLK)을 인가받아 제어신호(set)를 생성하는 논리곱 게이트(140)와, 상기 제어신호 rst, set중 활성화된 제어신호에 의하여 셋(set) 또는 리셋(reset)기능을 수행하는 래치부(160)를 포함하여 이루어지되, 상기 각각의 노이즈 제거부(100a ∼ 100n)에 내장되는 버퍼부(120)는, 적어도 하나의 버퍼로 이루어지며, 클럭 노이즈를 감소시키는 노이즈 제거부(100a ∼ 100n)가 가지는 지연시간에 따라 그 갯수를 달리한다.

도 4를 참조하여 상기한 구성의 클럭 노이즈를 감소시키는 회로의 동작을 살펴보기로 한다.

먼저, 상기 노이즈를 감소시키는 노이즈 제거부(100a ∼ 100n)의 동작은 상기 도 1과 도 3에 설명된 종래기술과 동일하되, 발명에서는 상기 버퍼부(120)를 구성하는 버퍼의 갯수가 병렬로 연결되는 노이즈를 감소시키는 회로블럭이 가지는 지연시간에 따라 갯수를 달리하며, 멀티플렉서부(300)에 의하여 상기 노이즈를 감소시키는 회로블럭의 출력중 하나를 선택하도록 한다.

상기 노이즈를 감소시키는 회로블럭이 4개라면, 첫번째 노이즈를 감소시키는 회로블럭의 버퍼부(120)는 하나의 버퍼를 가지고 두번째는 2개, 세번째는 3개, 네번째는 4개의 버퍼를 가지고 입력 클럭(CLK)에 대한 딜레이 시간을 증가시켜간다.

따라서, 상기 멀티플렉서부(300)에서 상기 제어신호(SEL)에 의해 상기 노이즈를 감소시키는 회로블럭중 하나를 선택함으로서 상기 노이즈를 감소시키는 회로블럭은 다양한 펄스폭을 가진 외부 노이즈에 대응할수 있게 된다.

한편, 상기 멀티플렉서부(300)는 제어신호(sel)에 의하여 상기한 회로블럭의 출력 중 하나를 선택하도록 하는 바, 클럭 노이즈를 감소시키는 회로가 마이크로 컨트롤러에 내장되는 형태일 경우, 마이크로 컨트롤러는 내부에 프로그래밍 가능한 제어 레지스터 영역을 가지고 있으므로 이 레지스터에 특정한 값을 저장하고, 저장된 값에 따라 상기한 회로블럭의 출력 중 하나를 선택하도록 할 수 있다.

도 5는 본 발명에 따른 제2 실시예를 도시한 블럭 개념도이다.

도 5를 참조하면, 다양한 클럭을 입력받는 노드 1과, 각기 다른 지연시간을 가지는 다수개의 지연셀(403, 404 ∼ 405)을 구비하며, 상기 노드 1로 인가된 클럭에 따라 상기 지연셀(403, 404 ∼ 405) 중 하나를 선택하고 선택된 지연셀이 가지는 지연시간 보다 작은 펄스폭을 가지는 노이즈를 제거하는 노이즈 제거부(400)와, 다수의 지연셀(403, 404 ∼ 405) 중 하나를 선택하는 제어 레지스터(500)를 포함하여 이루어진다.

바람직하게 상기 노이즈 제거부(400)는, 입력단에 인가된 클럭(CLK)을 반전하는 인버터(401)와, 인버터(401)의 출력을 상기 다수개의 지연수단 중 하나에 전달하는 스위치(402)와, 지연셀(403, 404 ∼ 405)중 어느 하나의 출력과 인버터(401)의 출력을 논리곱하는 논리곱 게이트(407)와, 지연셀(401, 402 ∼ 403)의 출력을 반전하는 인버터(406)와, 인버터(406)의 출력과 입력단의 출력을 논리곱하는 논리곱 게이트(408) 및 상기 논리곱 게이트(407)와 논리곱 게이트(408)의 출력을 각각 리셋(rst) 및 셋(set)신호로서 인가받아 노이즈가 제거된 클럭(CLKO)을 생성하는 래치(409)를 포함하여 구성된다.

이하, 도 5를 참조하여 상기한 제2 실시예의 동작을 살펴보기로 한다.

먼저, 상기 제2 실시예는 그 동작 방법이 상기 도 4에 도시된 노이즈 감소회로와 유사하되, 인버터(401)의 출력단에 스위치(402)를 두고, 그 스위치(402)에 의하여 병렬로 연결된 버퍼(403) 또는 버퍼(404 ∼ 405)중 하나를 선택하도록 함으로써, 도 4에 도시된 제1 실시예에 비하여 집적회로화시 면적을 감소시킬수 있도록 하였다.

즉, 제1 실시예가 특정한 지연시간을 갖는 회로블럭을 입력단과 멀티플렉서 사이에 병렬로 배열하였으나, 제2 실시예는 서로다른 지연시간을 갖는 버퍼만 스위치(400)와 인버터(430)사이에 병렬 접속하도록 하였다.

제2 실시예 또한 전술한 제1 실시예에서와 마찬가지로 마이크로 컨트롤러에 내장되는 경우에는 마이크로 컨트롤러에 내장된 제어 레지스터(500)에 의하여 스위치(400)를 선택할 수 있다.

물론, 상기 예를 든 제어 레지스터(500)이외에도 논리 로직으로 다양한 실시예가 나올 수 있으며, 본 실시예에서는 단 하나의 스위치(402)를 사용하여 두가지의 지연시간을 갖는 버퍼(403, 404 ∼ 405)의 지연시간을 선택하는 스위칭 동작만 하였으나 상기한 버퍼(403, 404 ∼ 405)를 다수개 두어 다양한 지연시간을 선택하도록 하여도 된다.

제2 실시예의 동작 방법이 전술한 제1 실시예의 동작방법과 유사하므로 이하, 생략하도록 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 상기한 바와 같이, 외부에서 인가되는 다양한 클럭에 대응하여 노이즈를 제거하는 노이즈 제거부를 다수개 구비하고 이를 선택적으로 운용함으로써, 인가되는 클럭 주파수에 관계없이 노이즈를 감소시킬 수 있다.

Claims (4)

1. 삭제
2. 삭제
3. 삭제
4. 다양한 클럭을 입력받는 입력단;

   상기 입력단을 입력되는 클럭을 각기 다른 지연시간으로 지연시키는 다수개의 지연수단을 구비하며, 상기 입력단으로 인가된 클럭에 대응하여 상기 다수의 지연수단 중 하나를 선택하여, 선택된 지연수단이 가지는 지연시간 보다 작은 펄스폭을 가지는 노이즈를 제거하는 노이즈 제거부; 및

   상기 다수의 지연수단 중 하나를 선택하기 위한 스위칭 제어부

   를 구비하며,

   상기 노이즈 제거부는,

   상기 입력단에 인가된 클럭을 반전하는 제1 인버터;

   상기 제1 인버터의 출력을 상기 다수개의 지연수단 중 하나로 전달하기 위한 스위칭부;

   상기 스위칭부에 의해 연결된 지연수단의 출력과 상기 입력단의 출력을 논리곱하는 제1 논리곱게이트;

   상기 지연수단의 출력을 반전하는 제2 인버터;

   상기 제2 인버터의 출력과 입력단의 출력을 논리곱하기 위한 제2 논리곱게이트; 및

   상기 제1 논리곱 게이트와 제2 논리곱 게이트의 출력을 각각 리셋 및 셋신호로서 인가받는 래치부를 구비하는 것을 특징으로 하는 클럭 노이즈 감쇠회로.