KR100351987B1

KR100351987B1 - 클럭신호 스위치 회로

Info

Publication number: KR100351987B1
Application number: KR1019990066172A
Authority: KR
Inventors: 권기영
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-12-30
Filing date: 1999-12-30
Publication date: 2002-09-12
Also published as: KR20010058809A

Abstract

본 발명은 하나 이상의 클럭신호를 입력받아 임의의 클럭신호를 선택하여 사용하다가 다른 주기의 클럭신호로 시스템을 동작시킬 때 글리치를 발생시키지 않고 클럭신호를 스위칭하는 것이 용이하도록 하고, 이때 발생할 수 있는 글리치를 제거하여 시스템의 오동작을 방지하는 클럭신호 스위치 회로에 관한 것이다.

이러한 본 발명의 목적은, 클럭신호(clk_a)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_a)를 발생하는 지연클럭 제어부(41)와; 클럭신호 (clk_b)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_b)를 발생하는 지연클럭 제어부(42)와; 상기 클럭제어신호(go_clk_a)의 제어에 따라 클럭신호 (clk_a)를 현재클럭신호(current_clk_a)로 출력하는 앤드게이트(AD41)와; 상기 클럭제어신호(go_clk_b)의 제어에 따라 클럭신호(clk_b)를 현재클럭신호 (current_ clk_b)로 출력하는 앤드게이트(AD42)와; 상기 현재클럭신호(current_clk_a), (current_clk_b)를 오아연산하여 최종의 출력클럭신호 (clock_out)로 출력하는 오아게이트(OR41)에 의해 달성된다.

Description

클럭신호 스위치 회로{SWITCH CIRCUIT FOR CLOCK}

본 발명은 클럭신호를 스위칭하는 기술에 관한 것으로, 특히 하나의 클럭신호를 선택하여 사용하다가 다른 주기의 클럭신호로 절환시킬 때 글리치(Glitch)를 유발시키지 않고 클럭신호를 절환하는데 적당하도록한 클럭신호 스위치 회로에 관한 것이다.

도 1은 종래 기술에 의한 클럭신호 스위칭 로직도로서 이의 작용을 도 2를 참조하여 설명하면 다음과 같다.

멀티플렉서(MUX)의 입력단자에 도 2에서와 같은 클럭신호(CLK1), (CLK2)가 입력되고 있는 상태에서, 인에이블신호(EN)가 "하이"로 공급되면 그 멀티플렉서(MUX)가 클럭신호(CLK1)를 선택하여 출력하고, 임의의 시점(T1)에서 그 인에이블신호(EN)가 "로우"로 절환되면 클럭신호(CLK2)를 선택하여 출력하게 된다.

도 3은 종래 기술에 의한 또 다른 클럭신호 스위치 회로도로서 이의 작용을 설명하면 다음과 같다.

플립플롭(FF1)은 오아게이트(OR1)에서 출력되는 현재의 클럭신호를 반전입력단자를 통해 입력받고, 클럭선택신호(CLK_SEL)를 그 클럭신호에 동기시켜 출력한다.

다음 단의 플립플롭(FF2)은 상기 플립플롭(FF1)의 반전출력단자에서 출력되는 클럭신호를 반전입력단자를 통해 입력되는 클럭신호(CLK1)에 동기시켜 출력하고, 플립플롭(FF3)은 상기 플립플롭(FF1)의 출력단자에서 출력되는 클럭신호를 반전입력단자를 통해 입력되는 클럭신호(CLK2)에 동기시켜 출력한다.

앤드게이트(AD1)는 상기 플립플롭(FF1)의 반전출력단자에서 출력되는 신호, 상기 플립플롭(FF2)에서 출력되는 신호, 상기 클럭신호(CLK1)를 앤드연산하여 출력하고, 또 다른 앤드게이트(AD2)는 상기 플립플롭(FF1),(FF3)의 출력단자에서 출력되는 신호, 상기 클럭신호(CLK2)를 앤드연산하여 출력한다.

출력단의 오아게이트(OR1)는 상기 앤드게이트(AD1),(AD2)에서 출력되는 오아연산하여 출력하고, 이렇게 출력되는 신호를 동기신호로 사용하기 위해 상기 플립플롭(FF1)의 반전입력단자로 피드백시킨다.

결국, 이 회로는 상기 클럭신호(CLK1),(CLK2)를 입력받아 클럭선택신호 (CLK_SEL)에 따라 출력 클럭신호를 발생하는 회로이다.

그러나, 이와 같은 종래의 클럭신호 스위치 회로에 있어서는 글리치 발생을 방지하기 위하여, 현재 출력되고 있는 클럭신호를 피드백시키게 되므로 회로 구성이 복잡해 지고, 실제 구현할 때 타이밍을 맞추는데 어려움이 있을 뿐만 아니라 디버깅하는데도 문제를 발생시키는 결함이 있었다.

따라서, 본 발명의 목적은 하나 클럭신호를 선택하여 시스템을 동작시키다가 다른 주기의 클럭신호로 절환시킬 때 글리치를 발생시키지 않고 클럭신호를 절환시키는 것이 가능한 클럭신호 스위치 회로를 제공함에 있다.

도 1은 종래 기술에 의한 클럭신호 스위칭 로직도.

도 2는 도 1 각부의 파형도.

도 3은 종래 기술에 의한 클럭신호 스위치 회로도.

도 4는 본 발명에 의한 클럭신호 스위치 회로의 일실시 예시도.

도 5는 도 4에서 지연클럭 제어부의 상세 회로도.

도 6은 도 4에서 다른 지연클럭 제어부의 상세 회로도.

도 7은 도 4 내지 도 6도 각부의 파형도.

***도면의 주요 부분에 대한 부호의 설명***

41,42 : 지연클럭 제어부 AD41,AD42 : 앤드게이트

OR41 : 오아게이트

도 4는 본 발명의 목적을 달성하기 위한 클럭신호 스위치 회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 클럭신호(clk_a)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_a)를 발생하는 지연클럭 제어부(41)와; 상기 클럭신호(clk_a)와 주기가 다른 클럭신호 (clk_b)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_b)를 발생하는 지연클럭 제어부(42)와; 상기 클럭제어신호(go_clk_a)의 제어에 따라 클럭신호(clk_a)를 현재클럭신호(current_clk_a)로 출력하는 앤드게이트(AD41)와; 상기 클럭제어신호(go_clk_b)의 제어에 따라 클럭신호(clk_b)를 현재클럭신호 (current_ clk_b)로 출력하는 앤드게이트(AD42)와; 상기 현재클럭신호(current_clk_a), (current_clk_b)를 오아연산하여 최종의 출력클럭신호(clock_out)로 출력하는 오아게이트(OR41)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 내지 도 7을 참조하여 상세히 설명하면 다음과 같다.

지연클럭 제어부(41)는 클럭신호(clk_a)를 동기 클럭신호로 사용하여 그 클럭신호(clk_a)의 인에이블신호인 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_a)를 발생한다.

예를들어, 도 5에서와 같이 직렬접속된 플립플롭(FF51-FF53)이 반전입력단자를 통해 공통으로 클럭신호(clk_a)를 받아들이고, 이 클럭신호에 동기하여 클럭인에이블신호(enable_clk_a)를 1클럭씩 순차적으로 지연시킨다. 상기 각 플립플롭(FF51-FF53)에서 출력되는 지연된 클럭인에이블신호(enable_clk_a_dly1),(enable_ clk_a_dly2),(enable_clk_a_dly3)가 앤드게이트(AD51)의 각 반전입력단자를 통해 입력되어 앤드연산되고, 이렇게 앤드연산된 신호가 클럭제어신호 (go_clk_a)로 출력된다.

또한, 지연클럭 제어부(42)는 클럭신호(clk_b)를 동기 클럭신호로 사용하여 그 클럭신호(clk_b)의 인에이블신호인 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_b)를 발생한다.

예를들어, 도 6에서와 같이 직렬접속된 플립플롭(FF61-FF63)이 반전입력단자를 통해 공통으로 클럭신호(clk_b)를 받아들이고, 이 클럭신호에 동기하여 클럭인에이블신호(enable_clk_b)를 1클럭씩 순차적으로 지연시킨다. 상기 각 플립플롭(FF61-FF63)에서 출력되는 지연된 클럭인에이블신호(enable_clk_b_dly1), (enable_clk_b_dly2),(enable_clk_b_dly3)가 앤드게이트(AD61)의 각 반전입력단자를 통해 입력되어 앤드연산되고, 이렇게 앤드연산된 신호가 클럭제어신호(go_ clk_b)로 출력된다.

앤드게이트(AD41)는 상기 클럭제어신호(go_clk_a)의 제어에 따라 클럭신호 (clk_a)를 현재클럭신호(current_clk_a)로 출력하고, 또 다른 앤드게이트(AD42)는 상기 클럭제어신호(go_clk_b)의 제어에 따라 클럭신호(clk_b)를 현재클럭신호 (current_clk_b)로 출력한다.

최종단에 위치한 오아게이트(OR41)는 상기 현재클럭신호(current_clk_a), (current_clk_b)를 오아연산하여 최종의 출력클럭신호(clock_out)로 출력하게 된다.결국, 도 4에서와 같이 클럭인에이블신호(enable_clk_a)가 "하이"로 공급될 때 상기와 같은 지연 및 연산처리과정을 통해 클럭신호(clk_b)에 동기된 출력클럭신호 (clock_out)가 상기 오아게이트(OR41)에서 출력된다. 그러나, 상기 클럭인에이블신호(enable_clk_a)가 "로우"로 공급될 때에는 상기와 같은 지연 및 연산처리과정을 통해 클럭신호(clk_a)에 동기된 출력클럭신호(clock_out)가 상기 오아게이트(OR41)에서 출력된다.

이상에서 상세히 설명한 바와 같이 본 발명은, 임의의 클럭신호를 선택하여 시스템을 동작시키다가 다른 주기의 클럭신호로 절환할 때 지연 및 연산 처리과정을 통해 스위칭이 용이하고 글리치가 발생되지 않게 함으로써, 시스템의 오동작이 방지되어 제품의 신뢰성이 향상되는 효과가 있다.

Claims

클럭신호(clk_a)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_a)를 발생하는 지연클럭 제어부(41)와; 상기 클럭신호(clk_a)와 주기가 다른 클럭신호(clk_b)를 동기 클럭신호로 사용하여 클럭인에이블신호(enable_clk_a)를 순차적으로 지연시키고, 그 지연된 신호들을 앤드조합하여 클럭제어신호(go_clk_b)를 발생하는 지연클럭 제어부(42)와; 상기 클럭제어신호(go_clk_a)의 제어에 따라 클럭신호(clk_a)를 현재클럭신호(current_ clk_a)로 출력하는 앤드게이트(AD41)와; 상기 클럭제어신호(go_clk_b)의 제어에 따라 클럭신호(clk_b)를 현재클럭신호 (current_clk_b)로 출력하는 앤드게이트(AD42)와; 상기 현재클럭신호 (current_clk_a),(current_clk_b)를 오아연산하여 최종의 출력클럭신호(clock_out)로 출력하는 오아게이트(OR41)로 구성한 것을 특징으로 하는 클럭신호 스위치 회로.
제1항에 있어서, 지연클럭 제어부(41)는 클럭신호(clk_a)에 동기하여 클럭인에이블신호(enable_clk_a)를 1클럭씩 순차적으로 지연시키는 플립플롭(FF51-FF53)과; 상기 각 플립플롭(FF51-FF53)에서 출력되는 지연된 클럭인에이블신호(enable_clk_a_ dly1),(enable_clk_a_dly2),(enable_clk_a_dly3)를 앤드연산하여 클럭제어신호(go_ clk_a)로 출력하는 앤드게이트(AD51)로 구성한 것을 특징으로 하는 클럭신호 스위치 회로.
제1항에 있어서, 지연클럭 제어부(42)는 클럭신호(clk_b)에 동기하여 클럭인에이블신호(enable_clk_b)를 1클럭씩 순차적으로 지연시키는 플립플롭(FF61-FF63)과; 상기 각 플립플롭(FF61-FF63)에서 출력되는 지연된 클럭인에이블신호(enable_clk_b_ dly1),(enable_clk_b_dly2),(enable_clk_b_dly3)를 앤드연산하여 클럭제어신호 (go_clk_b)로 출력하는 앤드게이트(AD61)로 구성한 것을 특징으로 하는 클럭신호 스위치 회로.