JPH05158575A - クロックスキュー観測システム - Google Patents
クロックスキュー観測システムInfo
- Publication number
- JPH05158575A JPH05158575A JP3349086A JP34908691A JPH05158575A JP H05158575 A JPH05158575 A JP H05158575A JP 3349086 A JP3349086 A JP 3349086A JP 34908691 A JP34908691 A JP 34908691A JP H05158575 A JPH05158575 A JP H05158575A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- skew
- clock skew
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 クロックスキューの調整を容易ならしめる。
【構成】 遅延時間が調整可能なディレイライン８〜１
０を設ける。これらディレイラインを介してクロック発
振器１１から分配されたクロック信号CLＡ、CLＢ、CLＣ
の論理レベルを排他的論理和回路３０、３１で比較す
る。この比較回路の比較出力クロックスキュー観測用コ
ネクタの端子３２、３３から導出する。 【効果】 １本のプローブで波形が観測でき、ディレイ
ラインの遅延時間を調整すれば、クロックスキューが容
易に調整できる。
０を設ける。これらディレイラインを介してクロック発
振器１１から分配されたクロック信号CLＡ、CLＢ、CLＣ
の論理レベルを排他的論理和回路３０、３１で比較す
る。この比較回路の比較出力クロックスキュー観測用コ
ネクタの端子３２、３３から導出する。 【効果】 １本のプローブで波形が観測でき、ディレイ
ラインの遅延時間を調整すれば、クロックスキューが容
易に調整できる。
Description
【０００１】
【技術分野】本発明はクロックスキュー観測システムに
関し、特に同期式クロックで動作する処理装置における
クロックスキューの調整のための観測システムに関す
る。
関し、特に同期式クロックで動作する処理装置における
クロックスキューの調整のための観測システムに関す
る。
【０００２】
【従来技術】一般に、同期式クロックで動作する処理装
置では、１つの発振器から生成されたクロック信号を処
理装置内で共通に使用するのが普通である。従って１つ
の発振源から全ての回路に供給するため、処理装置が大
きくなればなる程、クロック信号の分配については、何
段もの分配バッファを通して供給されることになる。こ
のとき分配回路を同種のバッファで構成し、分配線長を
各々等しくしたとしてもバッファ素子間のばらつきや、
配線経路の特性差等により最終的に供給されるクロック
信号には、位相差が生じることになる。
置では、１つの発振器から生成されたクロック信号を処
理装置内で共通に使用するのが普通である。従って１つ
の発振源から全ての回路に供給するため、処理装置が大
きくなればなる程、クロック信号の分配については、何
段もの分配バッファを通して供給されることになる。こ
のとき分配回路を同種のバッファで構成し、分配線長を
各々等しくしたとしてもバッファ素子間のばらつきや、
配線経路の特性差等により最終的に供給されるクロック
信号には、位相差が生じることになる。
【０００３】また、処理装置の性能を向上するために
は、クロックサイクルを短くしなければならず、装置内
のクロック信号で動作する回路間の遅延時間は非常に厳
しくなってくる。
は、クロックサイクルを短くしなければならず、装置内
のクロック信号で動作する回路間の遅延時間は非常に厳
しくなってくる。
【０００４】このため、最終的に供給されるクロック信
号の位相が異なると実質的な遅延時間にばらつきが生じ
ることになり回路設計がしずらいので、クロック信号を
独立に位相調整できるようにしておき、クロック信号の
位相差（クロックスキュー）の調整を行うのが一般的で
あった。
号の位相が異なると実質的な遅延時間にばらつきが生じ
ることになり回路設計がしずらいので、クロック信号を
独立に位相調整できるようにしておき、クロック信号の
位相差（クロックスキュー）の調整を行うのが一般的で
あった。
【０００５】このクロックスキューの調整方法は従来、
最終的に供給されるクロック分配回路の出力に観測用の
タイプを予め立てておいたり、また観測用のコネクタを
設けておく等の手段によって各々の最終的に供給される
クロック信号をオシロスコープ等によって波形観測し、
目視で比較することによって調整する手法が採られてい
た。
最終的に供給されるクロック分配回路の出力に観測用の
タイプを予め立てておいたり、また観測用のコネクタを
設けておく等の手段によって各々の最終的に供給される
クロック信号をオシロスコープ等によって波形観測し、
目視で比較することによって調整する手法が採られてい
た。
【０００６】しかし、上述した従来の手法では、１回の
スキュー調整について２本以上のクロック信号を入力せ
ねばならず、カード（基板）内でタップが立てられてい
る場合等は、観測用のプローブをカード内まで引回して
接続しなければならないという欠点があった。
スキュー調整について２本以上のクロック信号を入力せ
ねばならず、カード（基板）内でタップが立てられてい
る場合等は、観測用のプローブをカード内まで引回して
接続しなければならないという欠点があった。
【０００７】また、各々の観測用プローブにも特性差が
あるためプローブ間のスキュー調整を予め行っておかね
ばならない。加えて観測ポイントが何ケ所もある場合を
考えると、クロックスキューの調整が大変煩雑で面倒で
あり、時間がかかるという欠点があった。
あるためプローブ間のスキュー調整を予め行っておかね
ばならない。加えて観測ポイントが何ケ所もある場合を
考えると、クロックスキューの調整が大変煩雑で面倒で
あり、時間がかかるという欠点があった。
【０００８】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はクロックスキュ
ーの調整を容易ならしめるクロックスキュー観測システ
ムを提供することである。
ためになされたものであり、その目的はクロックスキュ
ーの調整を容易ならしめるクロックスキュー観測システ
ムを提供することである。
【０００９】
【発明の構成】本発明によるクロックスキュー観測シス
テムは、クロック発振器から夫々クロックスキュー調整
用遅延素子を介して分配された第１及び第２のクロック
信号のクロックスキューを観測するクロックスキュー観
測システムであって、前記第１及び第２のクロック信号
の論理レベルを比較する比較回路と、前記比較回路の比
較出力を導出するクロックスキュー観測用端子とを有す
ることを特徴とする。
テムは、クロック発振器から夫々クロックスキュー調整
用遅延素子を介して分配された第１及び第２のクロック
信号のクロックスキューを観測するクロックスキュー観
測システムであって、前記第１及び第２のクロック信号
の論理レベルを比較する比較回路と、前記比較回路の比
較出力を導出するクロックスキュー観測用端子とを有す
ることを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明によるクロックスキュー観測
システムの一実施例の構成を示すブロック図である。図
において、発振器１１を含むクロック生成部はカード１
上に存在し、発振器１１の出力信号CLK はクロック分配
バッファ１５、１６及び１７に入力され各々の出力信号
CL10〜12はディレイライン（遅延素子）８、９及び１０
に入力される。
システムの一実施例の構成を示すブロック図である。図
において、発振器１１を含むクロック生成部はカード１
上に存在し、発振器１１の出力信号CLK はクロック分配
バッファ１５、１６及び１７に入力され各々の出力信号
CL10〜12はディレイライン（遅延素子）８、９及び１０
に入力される。
【００１２】ディレイライン８、９及び１０は各々独立
に位相調整可能となっており、クロック信号CL10〜12を
遅らせたり、早めたりすることができる。これらディレ
イライン８、９、１０の出力信号は、クロック分配バッ
ファ１８、１９、２０に入力され、これらの出力信号CL
20、CL21、CL22は各々カード２、３、４に分配される。
に位相調整可能となっており、クロック信号CL10〜12を
遅らせたり、早めたりすることができる。これらディレ
イライン８、９、１０の出力信号は、クロック分配バッ
ファ１８、１９、２０に入力され、これらの出力信号CL
20、CL21、CL22は各々カード２、３、４に分配される。
【００１３】カード２、３、４内ではクロック信号CL2
0、CL21、CL22が各々クロック分配バッファ２１、２
２、２３に入力されるとともに、それらの出力信号CL3
0、CL31、CL32がカード５、６、７に分配されている。
このカード５、６、７では最終段のクロック分配バッフ
ァ２４、２６、２８にクロック信号CL30、CL31、CL32が
入力され、各々の出力信号CL40、CL41、CL42がフリップ
フロップ（Ｆ／Ｆ）１２、１３、１４に入力されること
になる。
0、CL21、CL22が各々クロック分配バッファ２１、２
２、２３に入力されるとともに、それらの出力信号CL3
0、CL31、CL32がカード５、６、７に分配されている。
このカード５、６、７では最終段のクロック分配バッフ
ァ２４、２６、２８にクロック信号CL30、CL31、CL32が
入力され、各々の出力信号CL40、CL41、CL42がフリップ
フロップ（Ｆ／Ｆ）１２、１３、１４に入力されること
になる。
【００１４】以上が本実施例のシステムのクロック信号
の分配経路である。
の分配経路である。
【００１５】次に、本例におけるクロックスキューの調
整回路について説明する。
整回路について説明する。
【００１６】最終段のクロック分配バッファ２４、２
６、２８と同種のバッファで構成されたクロックバッフ
ァ２５，２７、２９の入力信号として、クロック信号CL
30、CL31、CL32が、クロック分配バッファ２４、２６、
２８への入力信号と並列に各々入力される。そして、各
々のクロックバッファ２５、２７、２９の出力信号CL
Ａ、CLＢ、CLＣはカード１に送出される。
６、２８と同種のバッファで構成されたクロックバッフ
ァ２５，２７、２９の入力信号として、クロック信号CL
30、CL31、CL32が、クロック分配バッファ２４、２６、
２８への入力信号と並列に各々入力される。そして、各
々のクロックバッファ２５、２７、２９の出力信号CL
Ａ、CLＢ、CLＣはカード１に送出される。
【００１７】カード１では排他的論理和回路３０、３１
が存在する。各々の入力信号として、クロック信号CLＡ
及びCLＢ、クロック信号CLＡ及びCLＣが入力される。排
他的論理和回路３０、３１の出力信号CLＤ、CLＥはカー
ド１のコネクタの端子３２、３３に夫々導出される。
が存在する。各々の入力信号として、クロック信号CLＡ
及びCLＢ、クロック信号CLＡ及びCLＣが入力される。排
他的論理和回路３０、３１の出力信号CLＤ、CLＥはカー
ド１のコネクタの端子３２、３３に夫々導出される。
【００１８】クロックスキューの調整はこれらコネクタ
の端子３２、３３の出力波形を観測することにより行わ
れる。
の端子３２、３３の出力波形を観測することにより行わ
れる。
【００１９】次にカード５と６との間のクロックスキュ
ーの調整方法について図２を参照して説明する。
ーの調整方法について図２を参照して説明する。
【００２０】まず、クロック信号CLＡとCLＢとのデュー
ティが同じで、スキューが０の場合は、図２（ａ）に示
されているように観測信号CLＤは論理０レベルとして出
力される。
ティが同じで、スキューが０の場合は、図２（ａ）に示
されているように観測信号CLＤは論理０レベルとして出
力される。
【００２１】ここで、クロック信号CLＡとCLＢとのデュ
ーティが同じでスキューがある場合は、同図（ｂ）に示
されているように論理１レベルの波形の山が観測信号CL
Ｄの１クロックサイクル内に３つ出力される。したがっ
て、このときは、出力が論理０レベルになるようにディ
レイライン８又は９を調整すれば良い。
ーティが同じでスキューがある場合は、同図（ｂ）に示
されているように論理１レベルの波形の山が観測信号CL
Ｄの１クロックサイクル内に３つ出力される。したがっ
て、このときは、出力が論理０レベルになるようにディ
レイライン８又は９を調整すれば良い。
【００２２】また、クロック信号CLＡとCLＢとが途中の
バッファの特性等によりデューティが異なり、スキュー
が０の場合は、同図（ｃ）に示されているように論理１
レベルの波形の山が観測信号CLＤの１クロックサイクル
内に１つだけ出力される。
バッファの特性等によりデューティが異なり、スキュー
が０の場合は、同図（ｃ）に示されているように論理１
レベルの波形の山が観測信号CLＤの１クロックサイクル
内に１つだけ出力される。
【００２３】ここで、クロック信号CLＡとCLＢとのデュ
ーティが異なり、スキューがある場合は、同図（ｄ）に
示されているように１レベルの波形の山が観測信号CLＤ
の１クロックサイクル内に３つ出力される。したがっ
て、このときは論理１レベルの波形の山が１クロックサ
イクル内に１つだけになるようにディレイライン８又は
９を調整すれば良い。
ーティが異なり、スキューがある場合は、同図（ｄ）に
示されているように１レベルの波形の山が観測信号CLＤ
の１クロックサイクル内に３つ出力される。したがっ
て、このときは論理１レベルの波形の山が１クロックサ
イクル内に１つだけになるようにディレイライン８又は
９を調整すれば良い。
【００２４】以上により、いずれの場合でも観測信号CL
Ｄの出力波形が論理０レベルかあるいは、論理１レベル
の波形の山が１つだけになるようにディレイライン８、
９と調整することによりクロックスキューを０にするこ
とができる。
Ｄの出力波形が論理０レベルかあるいは、論理１レベル
の波形の山が１つだけになるようにディレイライン８、
９と調整することによりクロックスキューを０にするこ
とができる。
【００２５】カード５と７との間のクロックスキューに
ついても出力信号CLＥを観測し、ディレイライン１０を
調整することにより同様にスキュー調整ができる。
ついても出力信号CLＥを観測し、ディレイライン１０を
調整することにより同様にスキュー調整ができる。
【００２６】この結果、カード５、６及び７のフリップ
フロップ１２、１３及び１４のスキュー調整ができるこ
とになる。
フロップ１２、１３及び１４のスキュー調整ができるこ
とになる。
【００２７】なお、観測ラインのスキューを小さくする
ために、バッファ２４と２５、バッファ２６と２７、バ
ッファ２８と２９を夫々同一チップ内のバッファで実現
することにより、よりスキューの誤差を小さくすること
ができる。また、同様にクロック観測信号CLＤ及びCL
Ｅ、クロック信号CLＡ、CLＢ及びCLＣの配線長を等しく
することでスキューの誤差を小さくすることができる。
さらにまた、排他的論理和回路の代りに、コンパレータ
を利用した比較回路を用いても良いことは明らかであ
る。
ために、バッファ２４と２５、バッファ２６と２７、バ
ッファ２８と２９を夫々同一チップ内のバッファで実現
することにより、よりスキューの誤差を小さくすること
ができる。また、同様にクロック観測信号CLＤ及びCL
Ｅ、クロック信号CLＡ、CLＢ及びCLＣの配線長を等しく
することでスキューの誤差を小さくすることができる。
さらにまた、排他的論理和回路の代りに、コンパレータ
を利用した比較回路を用いても良いことは明らかであ
る。
【００２８】つまり、本発明では論理レベルを比較する
回路を設け、さらにその比較結果を１つの端子に導出し
ているため、１本のプローブで波形が観測でき、クロッ
クスキューの調整が容易になるのである。クロック信号
がより多数に分配されている場合でも同様に調整でき
る。
回路を設け、さらにその比較結果を１つの端子に導出し
ているため、１本のプローブで波形が観測でき、クロッ
クスキューの調整が容易になるのである。クロック信号
がより多数に分配されている場合でも同様に調整でき
る。
【００２９】
【発明の効果】以上説明したように本発明は、２ケ所の
クロックスキューを調整する場合でも１本のプローブに
よりスキュー調整が可能であり、また、３ケ所以上のス
キュー調整を行う場合でも１枚のカードを観測すれば良
く、スキュー調整の手間及び時間が大幅に削減されると
ともに、精度の高いスキュー調整が可能となるという効
果がある。
クロックスキューを調整する場合でも１本のプローブに
よりスキュー調整が可能であり、また、３ケ所以上のス
キュー調整を行う場合でも１枚のカードを観測すれば良
く、スキュー調整の手間及び時間が大幅に削減されると
ともに、精度の高いスキュー調整が可能となるという効
果がある。
【図１】本発明の実施例によるクロックスキュー観測シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図２】図１中の観測点における信号波形図である。
１〜 ７ カード ８〜１０ ディレイライン １１ 発振器 １２〜１４ フリップフロップ １５〜２０ バッファ ３０，３１ 排他的論理和 ３２，３３ 端子
Claims (1)
- 【請求項１】 クロック発振器から夫々クロックスキュ
ー調整用遅延素子を介して分配された第１及び第２のク
ロック信号のクロックスキューを観測するクロックスキ
ュー観測システムであって、前記第１及び第２のクロッ
ク信号の論理レベルを比較する比較回路と、前記比較回
路の比較出力を導出するクロックスキュー観測用端子と
を有することを特徴とするクロックスキュー観測システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349086A JPH05158575A (ja) | 1991-12-05 | 1991-12-05 | クロックスキュー観測システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3349086A JPH05158575A (ja) | 1991-12-05 | 1991-12-05 | クロックスキュー観測システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158575A true JPH05158575A (ja) | 1993-06-25 |
Family
ID=18401400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3349086A Pending JPH05158575A (ja) | 1991-12-05 | 1991-12-05 | クロックスキュー観測システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| JP2000089849A (ja) * | 1998-09-09 | 2000-03-31 | Nec Corp | クロックスキュー調整回路および該調整回路を備えた大規模集積回路 |
| WO2003036313A1 (fr) * | 2001-10-25 | 2003-05-01 | Advantest Corporation | Appareil et procede de mesure de deplacement lateral d'horloge |
| JP2017220063A (ja) * | 2016-06-08 | 2017-12-14 | キヤノン株式会社 | 半導体集積回路 |
-
1991
- 1991-12-05 JP JP3349086A patent/JPH05158575A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| JP2000089849A (ja) * | 1998-09-09 | 2000-03-31 | Nec Corp | クロックスキュー調整回路および該調整回路を備えた大規模集積回路 |
| WO2003036313A1 (fr) * | 2001-10-25 | 2003-05-01 | Advantest Corporation | Appareil et procede de mesure de deplacement lateral d'horloge |
| US6737852B2 (en) | 2001-10-25 | 2004-05-18 | Advantest Corporation | Clock skew measuring apparatus and method |
| JP2017220063A (ja) * | 2016-06-08 | 2017-12-14 | キヤノン株式会社 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369640A (en) | Method and apparatus for clock skew reduction through remote delay regulation | |
| KR960027356A (ko) | 클럭 신호 발생 회로 및 반도체 장치 | |
| JPH07191095A (ja) | タイミング・アナライザ | |
| KR980006247A (ko) | 지연 소자 시험 장치 및 시험 기능을 갖는 집적 회로 | |
| JPH05158575A (ja) | クロックスキュー観測システム | |
| US5703515A (en) | Timing generator for testing IC | |
| JPH05264667A (ja) | テスト回路 | |
| US20020144171A1 (en) | Multiple clock domain de-skewing technique | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| KR100351987B1 (ko) | 클럭신호 스위치 회로 | |
| EP0513826A2 (en) | Method for measuring AC specifications of microprocessor | |
| JPH09258840A (ja) | クロック分配回路 | |
| US6590795B2 (en) | High speed data capture circuit for a digital device | |
| JPH11125660A (ja) | 半導体試験装置用タイミング発生器 | |
| JP2826408B2 (ja) | 半導体論理集積回路 | |
| JP2515704B2 (ja) | 半導体集積回路装置 | |
| CN108628795B (zh) | 三进制信号产生装置及三进制信号产生方法 | |
| JP2548357B2 (ja) | マイクロコンピュータ | |
| JPH05315956A (ja) | クロック信号発生回路 | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JP2001183429A (ja) | ノイズ検知回路および情報処理装置 | |
| JPH05268020A (ja) | クロック切換回路 | |
| KR100434309B1 (ko) | 에뮬레이터 회로 | |
| JP2745775B2 (ja) | 同期動作適合測定装置 | |
| JPH0829487A (ja) | Ｄｕｔの良否判定回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |