JP2538074B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JP2538074B2 JP2538074B2 JP1263204A JP26320489A JP2538074B2 JP 2538074 B2 JP2538074 B2 JP 2538074B2 JP 1263204 A JP1263204 A JP 1263204A JP 26320489 A JP26320489 A JP 26320489A JP 2538074 B2 JP2538074 B2 JP 2538074B2
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- JP
- Japan
- Prior art keywords
- circuit
- microcomputer
- functional
- clock
- integrated circuit
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータ及びそのマイクロコ
ンピュータと非同期で動作する機能回路を備えた論理集
積回路に関するものである。
ンピュータと非同期で動作する機能回路を備えた論理集
積回路に関するものである。
従来の技術 集積回路の集積度の向上に伴い、それぞれ非同期で動
作する発振回路を備えた、複数の機能回路を１つのチッ
プの中で構成することが多くなってきた。
作する発振回路を備えた、複数の機能回路を１つのチッ
プの中で構成することが多くなってきた。
以下こうした機能をもった従来の半導体集積回路につ
いて説明する。
いて説明する。
第２図は、マイクロコンピュータと、そのマイクロコ
ンピュータと非同期で動作する機能回路を備えた半導体
集積回路の構成を示す図であり、機能回路は説明の便宜
上１個のものを示した。図中１は、マイクロコンピュー
タ、２はマイクロコンピュータを動作させるクロックを
発生するための第１の発振回路、３はマイクロコンピュ
ータ１からの半導体集積回路外部への出力端子、４は前
記マイクロコンピュータ１によって制御される機能回
路、５はその機能回路４を動作させるクロックを発生す
る第２の発振回路、６は機能回路４からの半導体集積回
路装置外部への出力端子である。
ンピュータと非同期で動作する機能回路を備えた半導体
集積回路の構成を示す図であり、機能回路は説明の便宜
上１個のものを示した。図中１は、マイクロコンピュー
タ、２はマイクロコンピュータを動作させるクロックを
発生するための第１の発振回路、３はマイクロコンピュ
ータ１からの半導体集積回路外部への出力端子、４は前
記マイクロコンピュータ１によって制御される機能回
路、５はその機能回路４を動作させるクロックを発生す
る第２の発振回路、６は機能回路４からの半導体集積回
路装置外部への出力端子である。
以上のような半導体集積回路の機能テストを行う場合
には、まず、第１の発振回路２とマイクロコンピュータ
１を動作させ、第１の発振回路２と同期したタイミング
で、マイクロコンピュータ１の出力端子３の出力をテス
トする。次に、第１の発振回路２とマイクロコンピュー
タ１、及び、第２の発振回路５と機能回路４を動作さ
せ、第２の発振回路５と同期したタイミングで、機能回
路４の出力端子６で、機能回路４の動作をテストする。
には、まず、第１の発振回路２とマイクロコンピュータ
１を動作させ、第１の発振回路２と同期したタイミング
で、マイクロコンピュータ１の出力端子３の出力をテス
トする。次に、第１の発振回路２とマイクロコンピュー
タ１、及び、第２の発振回路５と機能回路４を動作さ
せ、第２の発振回路５と同期したタイミングで、機能回
路４の出力端子６で、機能回路４の動作をテストする。
発明が解決しようとする課題 以上のような構成では、マイクロコンピュータ１と機
能回路４の出力信号が非同期であるため、２つのタイミ
ングで個々にテストする必要がありテストが複雑で効率
が悪いといった課題が生じる。
能回路４の出力信号が非同期であるため、２つのタイミ
ングで個々にテストする必要がありテストが複雑で効率
が悪いといった課題が生じる。
本発明は、上記従来の課題を解決するもので、テスト
を簡単化する事のできる論理集積回路を提供することを
目的とする。
を簡単化する事のできる論理集積回路を提供することを
目的とする。
課題を解決するための手段 この目的を達成するために本発明の論理集積回路は、
機能回路を動作させるクロックの入力に、その機能回路
を動作させるために設けられた第２の発振回路の出力
と、前記機能回路を制御するマイクロコンピュータのシ
ステムクロック、あるいは、マイクロコンピュータを動
作させるために設けられた第１の発振回路の出力とのど
ちらかを、マイクロコンピュータにより選択できる制御
回路を備えている。
機能回路を動作させるクロックの入力に、その機能回路
を動作させるために設けられた第２の発振回路の出力
と、前記機能回路を制御するマイクロコンピュータのシ
ステムクロック、あるいは、マイクロコンピュータを動
作させるために設けられた第１の発振回路の出力とのど
ちらかを、マイクロコンピュータにより選択できる制御
回路を備えている。
作用 この構成によって、機能回路のクロックと、マイクロ
コンピュータのシステムクロック、あるいは、マイクロ
コンピュータを動作させるために設けられた第１の発振
回路の出力とを入力することにより、同期させることが
可能となり、単一のタイミングでテストを行うことがで
きテストの効率を高めることができる。
コンピュータのシステムクロック、あるいは、マイクロ
コンピュータを動作させるために設けられた第１の発振
回路の出力とを入力することにより、同期させることが
可能となり、単一のタイミングでテストを行うことがで
きテストの効率を高めることができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
ら説明する。
第１図は本発明の一実施例における論理集積回路装置
の構成を示すものである。第１図において、１はマイク
ロコンピュータ、２はマイクロコンピュータ１のクロッ
クを発生する第１の発振回路、３はマイクロコンピュー
タ１からの論理集積回路装置外部への出力端子、４は機
能回路、５は機能回路４のクロックを発生するための第
２の発振回路、６は機能回路４からの論理集積回路外部
への出力端子であり、これらは従来例の構成と同じであ
る。７はマイクロコンピュータ１のシステムクロック信
号線、８はマイクロコンピュータ１からの制御信号線、
９は発振回路５の出力と、マイクロコンピュータ１のシ
ステムクロック線７とを、マイクロコンピュータ１から
の制御信号線８によって切り換える機能をもつ制御回路
である。
の構成を示すものである。第１図において、１はマイク
ロコンピュータ、２はマイクロコンピュータ１のクロッ
クを発生する第１の発振回路、３はマイクロコンピュー
タ１からの論理集積回路装置外部への出力端子、４は機
能回路、５は機能回路４のクロックを発生するための第
２の発振回路、６は機能回路４からの論理集積回路外部
への出力端子であり、これらは従来例の構成と同じであ
る。７はマイクロコンピュータ１のシステムクロック信
号線、８はマイクロコンピュータ１からの制御信号線、
９は発振回路５の出力と、マイクロコンピュータ１のシ
ステムクロック線７とを、マイクロコンピュータ１から
の制御信号線８によって切り換える機能をもつ制御回路
である。
以上のように構成された実施例の集積回路のテスト方
法について、以下に説明する。
法について、以下に説明する。
第１の発振回路２とマイクロコンピュータ１を動作さ
せ、制御信号線８により制御回路９でマイクロコンピュ
ータ１のシステムクロック線７を選択する。これにより
マイクロコンピュータ１と機能回路４は、第１の発振回
路２と同期して動作し、外部への出力端子３と６からは
同期した信号が出力される。
せ、制御信号線８により制御回路９でマイクロコンピュ
ータ１のシステムクロック線７を選択する。これにより
マイクロコンピュータ１と機能回路４は、第１の発振回
路２と同期して動作し、外部への出力端子３と６からは
同期した信号が出力される。
以上のように本実施例によれば、マイクロコンピュー
タ１の出力端子３と機能回路４の出力端子６より出る信
号は、両者とも第１の発振回路２の出力と同期した信号
が得られ、単一のタイミングでマイクロコンピュータ１
と機能回路４のテストを行うことができる。
タ１の出力端子３と機能回路４の出力端子６より出る信
号は、両者とも第１の発振回路２の出力と同期した信号
が得られ、単一のタイミングでマイクロコンピュータ１
と機能回路４のテストを行うことができる。
なお、上記実施例では、機能回路４にマイクロコンピ
ュータ１のシステムクロック線７を入力したが、代わり
にマイクロコンピュータ１の基本クロックである第１の
発振回路２の出力信号を入力しても同様の結果が得られ
る。
ュータ１のシステムクロック線７を入力したが、代わり
にマイクロコンピュータ１の基本クロックである第１の
発振回路２の出力信号を入力しても同様の結果が得られ
る。
発明の効果 本発明は、機能回路のクロック入力に、マイクロコン
ピュータのシステムクロック、あるいは第１の発振回路
の出力信号を入力することにより、それぞれ非同期で動
作するマイクロコンピュータで機能回路両者の出力端子
より同期した出力信号が得られ個々に測定していた２つ
の機能が同時に測定でき、テストの効率化及び時間短縮
が可能である。
ピュータのシステムクロック、あるいは第１の発振回路
の出力信号を入力することにより、それぞれ非同期で動
作するマイクロコンピュータで機能回路両者の出力端子
より同期した出力信号が得られ個々に測定していた２つ
の機能が同時に測定でき、テストの効率化及び時間短縮
が可能である。
第１図は本発明の一実施例における論理集積回路の構成
図、第２図は従来の論理集積回路の構成図である。 １……マイクロコンピュータ、２……第１の発振回路、
３……マイクロコンピュータ１の外部出力端子、４……
機能回路、５……第２の発振回路、６……機能回路４の
外部出力端子、７……マイクロコンピュータ１のシステ
ムクロック線、８……マイクロコンピュータ１の制御信
号線、９……制御回路。
図、第２図は従来の論理集積回路の構成図である。 １……マイクロコンピュータ、２……第１の発振回路、
３……マイクロコンピュータ１の外部出力端子、４……
機能回路、５……第２の発振回路、６……機能回路４の
外部出力端子、７……マイクロコンピュータ１のシステ
ムクロック線、８……マイクロコンピュータ１の制御信
号線、９……制御回路。
Claims (1)
- 【請求項１】マイクロコンピュータと、そのクロックを
発生するための第１の発振回路と、前記マイクロコンピ
ュータによって制御される機能回路と、その機能回路の
クロックを発生するための第２の発振回路、及び前記機
能回路のクロック入力に、前記第２の発振回路で発生す
るクロックと、前記マイクロコンピュータのシステムク
ロック、あるいは、前記第１の発振回路で発生するクロ
ックとを前記マイクロコンピュータによって選択制御で
きる制御回路を備えたことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263204A JP2538074B2 (ja) | 1989-10-09 | 1989-10-09 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263204A JP2538074B2 (ja) | 1989-10-09 | 1989-10-09 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125206A JPH03125206A (ja) | 1991-05-28 |
| JP2538074B2 true JP2538074B2 (ja) | 1996-09-25 |
Family
ID=17386228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263204A Expired - Lifetime JP2538074B2 (ja) | 1989-10-09 | 1989-10-09 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538074B2 (ja) |
-
1989
- 1989-10-09 JP JP1263204A patent/JP2538074B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03125206A (ja) | 1991-05-28 |
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