JPH05129912A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05129912A JPH05129912A JP3285787A JP28578791A JPH05129912A JP H05129912 A JPH05129912 A JP H05129912A JP 3285787 A JP3285787 A JP 3285787A JP 28578791 A JP28578791 A JP 28578791A JP H05129912 A JPH05129912 A JP H05129912A
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- JP
- Japan
- Prior art keywords
- signal
- output
- semiconductor integrated
- circuit
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】出力信号の同時動作数の多い半導体集積回路に
おいて、検査テストパタン数の増大を防ぎ、その作成を
容易にすること。 【構成】タイミング発生回路４により、入力信号１０３
の立上り及び立下りのタイミングに同期して、遅れた信
号を生成し、その出力信号１１１と１１２により制御回
路５において、同時に動作する出力信号の変化タイミン
グを、入力信号１０３の立上り及び立下りに同期して遅
らせる。
おいて、検査テストパタン数の増大を防ぎ、その作成を
容易にすること。 【構成】タイミング発生回路４により、入力信号１０３
の立上り及び立下りのタイミングに同期して、遅れた信
号を生成し、その出力信号１１１と１１２により制御回
路５において、同時に動作する出力信号の変化タイミン
グを、入力信号１０３の立上り及び立下りに同期して遅
らせる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に出力信号の同時動作数の多い機能を有するかまたは
大規模の論理回路を実現するメガマクロ（大規模機能ブ
ロック）を含む半導体集積回路に関する。
特に出力信号の同時動作数の多い機能を有するかまたは
大規模の論理回路を実現するメガマクロ（大規模機能ブ
ロック）を含む半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路において、多数の出力信
号が同時に動作する場合、その電源線に発生するノイズ
により誤動作し、そのため検査時には良品が不良品と判
定されてしまう事がある。特に、出力信号の多い半導体
集積回路や集積度が高く、大規模の論理回路を実現する
メガマクロ（大規模機能ブロック）を複数搭載した場合
のメガマクロの機能検査時にノイズが多く発生する。
号が同時に動作する場合、その電源線に発生するノイズ
により誤動作し、そのため検査時には良品が不良品と判
定されてしまう事がある。特に、出力信号の多い半導体
集積回路や集積度が高く、大規模の論理回路を実現する
メガマクロ（大規模機能ブロック）を複数搭載した場合
のメガマクロの機能検査時にノイズが多く発生する。
【０００３】このため、検査時には出力信号の同時動作
数制限により、内部機能を分割して検査するため、検査
テストパタン数が大きくなり、検査時間も長くなってし
まう。
数制限により、内部機能を分割して検査するため、検査
テストパタン数が大きくなり、検査時間も長くなってし
まう。
【０００４】この問題を解決するための第１の対策とし
て、図５に示される構成において、内部回路６からの出
力信号１２０は、切替え信号１３０により、３段の遅延
ゲート１４及び信号選択回路１３を経由する場合と遅延
ゲート１４を経由せずに信号選択回路１３だけを経由す
る場合とを切替えられて、出力端子３に出力される。
て、図５に示される構成において、内部回路６からの出
力信号１２０は、切替え信号１３０により、３段の遅延
ゲート１４及び信号選択回路１３を経由する場合と遅延
ゲート１４を経由せずに信号選択回路１３だけを経由す
る場合とを切替えられて、出力端子３に出力される。
【０００５】このように、切替え信号１３０により、出
力信号の遅延時間が変えられるので、他の出力信号との
動作タイミングをずらすことができる。
力信号の遅延時間が変えられるので、他の出力信号との
動作タイミングをずらすことができる。
【０００６】図５において、この半導体集積回路１は、
３個の信号入力端子２と、２個の信号出力端子３と、内
部回路６と、２個のセレクタ１３と、６個の遅延ゲート
１４とを備え、入力信号１０１，出力信号１２０，１０
４の線で接続されている。
３個の信号入力端子２と、２個の信号出力端子３と、内
部回路６と、２個のセレクタ１３と、６個の遅延ゲート
１４とを備え、入力信号１０１，出力信号１２０，１０
４の線で接続されている。
【０００７】第２の対策として、図６に示される構成に
おいて、内部回路６からの出力信号１２０は、制御信号
１０８，１０９により、ＡＮＤゲート１１で出力タイミ
ングを制御されて、出力端子３に出力される。ここで、
制御信号１０８と１０９の位相をずらすことによって、
出力信号１０４，１０５と出力信号１０６，１０７との
出力タイミングをずらすことができる。
おいて、内部回路６からの出力信号１２０は、制御信号
１０８，１０９により、ＡＮＤゲート１１で出力タイミ
ングを制御されて、出力端子３に出力される。ここで、
制御信号１０８と１０９の位相をずらすことによって、
出力信号１０４，１０５と出力信号１０６，１０７との
出力タイミングをずらすことができる。
【０００８】従って、制御信号の本数だけ、出力タイミ
ングを設定できる。このように、他の出力信号との動作
タイミングをずらすことができる。
ングを設定できる。このように、他の出力信号との動作
タイミングをずらすことができる。
【０００９】
【発明が解決しようとする課題】前述した第１の対策に
おいては、遅延ゲート１４の段数に応じて出力信号１０
４が遅れるが、遅らせる時間が長い場合、または遅らせ
る出力信号の本数が多い場合に、遅延ゲート１４のゲー
ト数（段数）が大幅に増加するという欠点がある。
おいては、遅延ゲート１４の段数に応じて出力信号１０
４が遅れるが、遅らせる時間が長い場合、または遅らせ
る出力信号の本数が多い場合に、遅延ゲート１４のゲー
ト数（段数）が大幅に増加するという欠点がある。
【００１０】また、第２の対策においては、同時に動作
する出力信号１２０の本数が多い場合に、同時に動作す
る出力信号１２０をいくつかのグループに分け、そのグ
ループごとに出力タイミングを互いにずらさなければな
らないため、グループの数だけ制御信号１０８，１０９
が必要になり、その本数が増加し、検査テストパタン作
成が複雑になるという欠点がある。
する出力信号１２０の本数が多い場合に、同時に動作す
る出力信号１２０をいくつかのグループに分け、そのグ
ループごとに出力タイミングを互いにずらさなければな
らないため、グループの数だけ制御信号１０８，１０９
が必要になり、その本数が増加し、検査テストパタン作
成が複雑になるという欠点がある。
【００１１】本発明の目的は、前記欠点を解決し、ゲー
ト数が増加せず、簡単なテストパタン作成で検査できる
ようにした半導体集積回路を提供することにある。
ト数が増加せず、簡単なテストパタン作成で検査できる
ようにした半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の構成は、内部回
路と出力端子との間に制御回路を介した半導体集積回路
において、少なくとも第１，第２の外部入力信号によ
り、遅延時間差のある複数のパルス波形を前記制御回路
に出力するタイミング発生回路を設けたことを特徴とす
る。
路と出力端子との間に制御回路を介した半導体集積回路
において、少なくとも第１，第２の外部入力信号によ
り、遅延時間差のある複数のパルス波形を前記制御回路
に出力するタイミング発生回路を設けたことを特徴とす
る。
【００１３】
【実施例】図１は本発明の一実施例の半導体集積回路を
示すブロック図である。図３は図１の動作を示す波形図
である。
示すブロック図である。図３は図１の動作を示す波形図
である。
【００１４】図３での参照番号は、図１の番号に対応し
ている。
ている。
【００１５】図１に示されるように、本実施例の半導体
集積回路１は、複数の信号入力端子２，複数の信号出力
端子３，２個のＤ型フリップフロップ１０からなるタイ
ミング発生回路４，４個のＡＮＤゲート１１からなる制
御回路５，および内部回路６を備えて構成される。
集積回路１は、複数の信号入力端子２，複数の信号出力
端子３，２個のＤ型フリップフロップ１０からなるタイ
ミング発生回路４，４個のＡＮＤゲート１１からなる制
御回路５，および内部回路６を備えて構成される。
【００１６】図１において、本実施例が従来例と異なる
点は、入力信号１０２と１０３によって生成されるタイ
ミングにより内部回路６の出力信号１２０の各信号間の
変化タイミングを制御するタイミング発生回路４を備
え、入力信号１０３の立上り変化点と立下り変化点の両
方のタイミングによって、内部回路６の出力信号１２０
を遅らせて出力する点である。
点は、入力信号１０２と１０３によって生成されるタイ
ミングにより内部回路６の出力信号１２０の各信号間の
変化タイミングを制御するタイミング発生回路４を備
え、入力信号１０３の立上り変化点と立下り変化点の両
方のタイミングによって、内部回路６の出力信号１２０
を遅らせて出力する点である。
【００１７】本実施例において、図３に示すように、内
部回路６の出力信号１２０が、検査テストパタン番号
（１）乃至（５）の内（２）で、同時に多数、０から１
に変化する場合、入力信号１０２に検査テストパタン番
号（１）で０の信号を入力し、入力信号１０３に図３に
示すクロック信号を入力することによって、タイミング
発生回路４の出力１１１には、入力信号１０２の信号
が、入力信号１０３の立上り変化に同期して遅れた信号
１１１が出力され、同様に入力信号１０２の信号が入力
信号１０３の立下り変化に同期して遅れた信号１１２が
出力される。
部回路６の出力信号１２０が、検査テストパタン番号
（１）乃至（５）の内（２）で、同時に多数、０から１
に変化する場合、入力信号１０２に検査テストパタン番
号（１）で０の信号を入力し、入力信号１０３に図３に
示すクロック信号を入力することによって、タイミング
発生回路４の出力１１１には、入力信号１０２の信号
が、入力信号１０３の立上り変化に同期して遅れた信号
１１１が出力され、同様に入力信号１０２の信号が入力
信号１０３の立下り変化に同期して遅れた信号１１２が
出力される。
【００１８】出力信号１０４，１０５には、内部回路６
の出力信号１２０が、制御回路５において、信号の立上
り変化がタイミング発生回路４の出力１１１に制御さ
れ、入力信号１０３の立上り変化に同期した信号が出力
される。
の出力信号１２０が、制御回路５において、信号の立上
り変化がタイミング発生回路４の出力１１１に制御さ
れ、入力信号１０３の立上り変化に同期した信号が出力
される。
【００１９】また、出力信号１０６，１０７には、同様
に、信号の立上り変化がタイミング発生回路４の出力１
１２に制御され、入力信号１０３の立下り変化に同期し
た信号が出力される。
に、信号の立上り変化がタイミング発生回路４の出力１
１２に制御され、入力信号１０３の立下り変化に同期し
た信号が出力される。
【００２０】このように、本実施例は、第一の入力信号
１０３により出力信号間の遅延時間の値を決定し、第二
の入力信号１０２により出力信号に遅延時間を発生させ
る時刻、または半導体集積回路の検査テストパタン上の
テストパタン位置を決定するタイミング発生回路４と、
このタイミング発生回路４の出力により、出力信号間の
遅延時間差を制御する制御回路５を備えることを特徴と
する。
１０３により出力信号間の遅延時間の値を決定し、第二
の入力信号１０２により出力信号に遅延時間を発生させ
る時刻、または半導体集積回路の検査テストパタン上の
テストパタン位置を決定するタイミング発生回路４と、
このタイミング発生回路４の出力により、出力信号間の
遅延時間差を制御する制御回路５を備えることを特徴と
する。
【００２１】次に図２は本発明の他の実施例を示すブロ
ック図である。図４は図２の動作を説明する波形図であ
る。図４での番号は、図２の番号に対応している。
ック図である。図４は図２の動作を説明する波形図であ
る。図４での番号は、図２の番号に対応している。
【００２２】図２の実施例が、図１と異なる部分は制御
回路５が４個のＯＲゲート１５からなる点であり、その
他の部分は図１と同様である。
回路５が４個のＯＲゲート１５からなる点であり、その
他の部分は図１と同様である。
【００２３】図４において、本実施例は、前記一実施例
の動作と同様であり、出力信号１０４，１０５，１０
６，１０７には、それぞれ入力信号１０３の立上り変化
及び立下り変化に同期して、１から０に変化する信号が
出力される。
の動作と同様であり、出力信号１０４，１０５，１０
６，１０７には、それぞれ入力信号１０３の立上り変化
及び立下り変化に同期して、１から０に変化する信号が
出力される。
【００２４】即ち本実施例においては、同時に動作する
出力信号を、１本の入力信号１０３により、その立上り
及び立下り変化のそれぞれに同期させることにより、２
通りに遅らせることができる。
出力信号を、１本の入力信号１０３により、その立上り
及び立下り変化のそれぞれに同期させることにより、２
通りに遅らせることができる。
【００２５】
【発明の効果】以上説明したように、本発明は、同時動
作する出力信号を特に入力信号の立上り，立下りの両方
の変化に同期して遅らせた場合、遅延ゲートによる大幅
なゲート数の増加がなく、また同時に動作する出力信号
をいくつかのグループに分ける場合でも、少ない信号で
制御でき、検査テストパタン作成が容易にでき、テスト
パタン数の増大が防げるという効果がある。
作する出力信号を特に入力信号の立上り，立下りの両方
の変化に同期して遅らせた場合、遅延ゲートによる大幅
なゲート数の増加がなく、また同時に動作する出力信号
をいくつかのグループに分ける場合でも、少ない信号で
制御でき、検査テストパタン作成が容易にでき、テスト
パタン数の増大が防げるという効果がある。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。
ック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】図１の動作を示す波形図である。
【図４】図２の動作を示す波形図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
【図６】従来の他例を示すブロック図である。
１ 半導体集積回路 ２ 信号入力端子 ３ 信号出力端子 ４ タイミング発生回路 ５ 制御回路 ６ 内部回路 １０ Ｄ型フリップフロップ １１ ＡＮＤゲート １３ セレクタ １４ 遅延ゲート １５ ＯＲゲート
Claims (2)
- 【請求項１】 内部回路と出力端子との間に制御回路を
介した半導体集積回路において、少なくとも第１，第２
の外部入力信号により、遅延時間差のある複数のパルス
波形を前記制御回路に出力するタイミング発生回路を設
けたことを特徴とする半導体集積回路。 - 【請求項２】 タイミング発生回路が、複数のフリップ
フロップを有する請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285787A JPH05129912A (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285787A JPH05129912A (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129912A true JPH05129912A (ja) | 1993-05-25 |
Family
ID=17696069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285787A Pending JPH05129912A (ja) | 1991-10-31 | 1991-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129912A (ja) |
-
1991
- 1991-10-31 JP JP3285787A patent/JPH05129912A/ja active Pending
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