KR910001782A - 논리회로의 테스트용이화회로 - Google Patents

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KR910001782A
KR910001782A KR1019890008650A KR890008650A KR910001782A KR 910001782 A KR910001782 A KR 910001782A KR 1019890008650 A KR1019890008650 A KR 1019890008650A KR 890008650 A KR890008650 A KR 890008650A KR 910001782 A KR910001782 A KR 910001782A
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야스유키 노즈야마
아키라 니시무라
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아오이 죠이치
가부시키가이샤 도시바
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    • G—PHYSICS
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Abstract

내용 없음

Description

논리회로의 테스트용이화회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 논리회로의 테스트용이화회로에 대한 구성을 나타낸 도면,
제2도는 제1도에 도시된 각 타이밍신호를 발생시키는, 타이밍신호발생회로의 상세한 구성예를 나타낸 도면,
제3도는 제1도에 도시된 데스트용이화회로의 동작을 설명하는 타이밍도.

Claims (4)

  1. 다수비트의 연산을 수행하는 연산수단(1)과 이 연산수단(1)에 관련된 각종 레지스터(2, 3)를 포함하여 이루어져 데스트대상으로 되는 연산블럭(LB)과, 제1핀(P1)으로 부터의 데이터를 수신하도록 되어 있으면서 시프트 레지스터를 구성하는 복수의 플립플롭(FF1~FF7), 테스트대상인 상기 연산블럭(BL)내의 각 구성요소를 제어하기 위해 복수의 제어신호를 선택적으로 발생시키는 복수의 멀티플렉서(M1~M7), 상기 복수의 플립플롭(FF1~FF7)과 멀티플렉서(M1~M7)에 접속되어 데스트모드의 경우 데스트모드신호를 외부로부터 공급받는 제2핀(P2), 제3핀(P3)과 내부데이터버스(B)사이에 접속되어 상기 제3핀(P3)으로 부터의 데스트데이터가 상기 연산블럭(LB)에 대해 공급되는 상태 또는 상기 데이터버스(B)를 연산결과가 상기 데이터버스(B)를 매개해서 상기 제3핀(P3)에 공급되는 상태를 제어하는 버스스위치수단(7), 이 버스스위치수단(7)에서의 데이터입출력을 제어하는, 앤드게이트수단(G1, G2), 데스트모드의 경우에 상기 앤드게이트 수단(G1, G2)을 제어하는 타이밍신호를 발생시키는 타이밍신호발생회로수단(8)을 구비하여 구성되어, 테스트모드의 경우 상기 제2핀(P2)으로부터 공급되는 데스트 모드신호에 따라 상기 플립플롭(FF1~FF7)에 입력데이터를 유지시키면서 상기 타이밍신호에 의해 상기 복수의 제어신호를 발생시켜 상기 연산블럭(LB)의 데스트를 고속으로 수행하도록 된 것을 특징으로 하는 논리회로의 테스트 용이화회로.
  2. 제1항에 있어서, 상기 멀티플렉서(M1~M7) 중 소정의 입력측에는 다른 앤드게이트수단(G3,G4,G5)이 접속되어 있고, 상기 타이밍신호발생회로수단(8)이 상기 다른 앤드게이트수단(G3, G4, G5)을 제어하는 다른 타이밍신호를 발생시키도록된 것을 특징으로 하는 논리회로의 데스트용이화회로.
  3. 제1항에 있어서, 테스트대상인 연산블럭(LB)이 복수개인 경우, 선택적으로 발생되는 상기 복수의 제어신호에 의해 특정한 연산블럭만을 선택해서 독립적으로 테스트하도록 된 것을 특징으로 하는 논리회로의 테스트용이화회로.
  4. 버스구조를 갖춘 LSI 에 있어서, 다수의 연산블럭(LBⅠ, LBⅡ, LBⅢ)의 제어선에 대해 플립플롭체인으로 기능하는 시프트레지스터단(MⅠ, MⅡ, MⅢ)을 설치해서 외부신호(TC~TG)에 의해 상이 시프트레지스터단(MⅠ, MⅡ, MⅢ)의 데이터를 설정할 수 있게 됨과 더불어, 외부 데이터핀(P3)과 내부버스(B) 사이에 버스스위치(7)를 설치해서 상기 다수의 연산블럭(LBⅠ, LBⅡ, LBⅢ)에 대해 연산데이터를 병렬로 공급하도록 된 것을 특징으로 하는 논리회로의 데스트용이화회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890008650A 1988-06-22 1989-06-22 논리회로의 테스트용이화회로 KR920001083B1 (ko)

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