KR960016134A - 순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법 - Google Patents

순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법 Download PDF

Info

Publication number
KR960016134A
KR960016134A KR1019940016237A KR19940016237A KR960016134A KR 960016134 A KR960016134 A KR 960016134A KR 1019940016237 A KR1019940016237 A KR 1019940016237A KR 19940016237 A KR19940016237 A KR 19940016237A KR 960016134 A KR960016134 A KR 960016134A
Authority
KR
South Korea
Prior art keywords
electronic device
logic
clock
stages
logic circuit
Prior art date
Application number
KR1019940016237A
Other languages
English (en)
Other versions
KR100350560B1 (ko
Inventor
사크데브 마노즈
Original Assignee
에프. 제이. 스미트
필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에프. 제이. 스미트, 필립스 일렉트로닉스 엔.브이. filed Critical 에프. 제이. 스미트
Publication of KR960016134A publication Critical patent/KR960016134A/ko
Application granted granted Critical
Publication of KR100350560B1 publication Critical patent/KR100350560B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G01R31/3008—Quiescent current [IDDQ] test or leakage current test
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in

Abstract

기능적 공조를 위한 복수개의 논리 스테이지들을 구비한 전자 장치에는 상기 복수개의 스테이지들을 선택적으로 동작시켜 순차 논리 회로 또는 조합 논리 회로로 구성시키기 위한 선택 수단이 제공된다. 이는 효과적인 IDDQ데스트를 위하여 순차 논리 회로를 조합 논리 회로로 변환시키는 것을 가능케 한다.

Description

순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도 및 제5도는 본 발명의 회로 장치의 제1실시예를 나타낸 도면.

Claims (9)

  1. 기능적 공조를 위한 복수의 논리 스테이지들을 구비한 전자 장치에 있어서, 상기 복수의 논리 스테이지들을 선택적으로 동작시켜 순차 논리 회로 또는 조합 논리 회로로 구성시키기 위한 선택 수단들을 포함하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서, 상기 선택 수단들은 가역적 선택에 적합한 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서, 상기 선택 수단들은 선택 신호에 의해 제어 가능한 것을 특징으로 하는 전자 장치.
  4. 제1항에 있어서, 제1 및 제2스위치 사이에 배열된 상기 논리 스테이지를 중 한 특정 스테이지에 신호 경로를 갖고; 상기 선택 수단들은 상호 상보적으로 상기 스위치들이 동시에 전도되는 것을 방지하고, 또한 균일하게 상기 스위치들이 최소한 일정 시간에 모두 전도되도륵 제어하기 위해 동작하는 것을 특징으로 하는 전자 장치.
  5. 제1항에 있어서, 제1 및 제2클록 신호를 상기 논리 스테이지들 중 제1 및 제2논리 스테이지에 각각 공급하기 위한 클록 신호 수단을 구비하고; 상기 선택 수단은 상기 클록 신호 수단을 제어하여, 상기 제1 및 제2논리 스테이지를 최소한 일정시간에 교대로 또는 동시에 인에이블 시키기 위해, 제1 및 제2클록 신호를 제공하기 위한 클록 감시 수단을 구비하는 것을 특징으로 하는 전자 장치.
  6. 제5항에 있어서, 상기 클록 감지 수단은 클록 신호 수단을 제어하여, 최소한 일정 시간에 동시에 인에블하는 것을 실현하기 위해 균일한 논리 레벨 신호를 최소한 제1논리 스테이지에 제공하도록 동작하는 것을 특징으로 하는 전자 장치.
  7. 제1항에 있어서, 스캔 경로를 형성하는 논리 스테이지들 각각은, 클록으로 제어되는 마스타 전송 게이트들을 구비한 마스타 부분과, 클록으로 제어되는 슬레이브 전송 게이트들을 구비한 슬레이브 부분을 갖는 각 스캔 플립 플롭과; 상기 각 스캔 플립 플롭에 연결되고, 제어 신호의 제어하에 데이타 입력을 상기 각 스캔 플립 플롭의 슬레이브 부분의 입력에 연결시키거나, 스캔 입력을 상기 슬레이브 전송 게이트들간의 노드에 연결시키기 위한 각 데이타 경로 설정 장치를 포함하는 것을 특징으로 하는 전자 장치.
  8. 제1항에 있어서, 상기 논리 스테이지들은 양방향 버퍼들 사이에 연결되는 것을 특징으로 하는 전자 장치.
  9. 순차 논리 회로를 구비한 전자 장치를 테스트 하는 방법에 있어서, 상기 순차 논리 회로를 가역적이고 기능적으로 조합 논리 회로로 변환시키는 단계와; 상기 조합 논리 회로에 테스트를 실행하는 단계를 포함하는 것을 특징으로 하는 순차 논리 회로를 구비한 전자 장치의 테스트 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940016237A 1993-07-09 1994-07-07 순차논리회로를조합논리회로로변환하여테스트하는방법및장치 KR100350560B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP93202027.4 1993-07-09
EP93202027 1993-07-09

Publications (2)

Publication Number Publication Date
KR960016134A true KR960016134A (ko) 1996-05-22
KR100350560B1 KR100350560B1 (ko) 2002-12-12

Family

ID=8213972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940016237A KR100350560B1 (ko) 1993-07-09 1994-07-07 순차논리회로를조합논리회로로변환하여테스트하는방법및장치

Country Status (8)

Country Link
US (1) US6134688A (ko)
EP (1) EP0633530B1 (ko)
JP (1) JP3618370B2 (ko)
KR (1) KR100350560B1 (ko)
DE (1) DE69433542T2 (ko)
MY (1) MY112568A (ko)
SG (1) SG52788A1 (ko)
TW (1) TW222725B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006581A (ko) * 2001-07-13 2003-01-23 주식회사 갓바위 천연물 배지로 배양된 홍국 및 홍국을 이용한 주류의제조방법
KR100524936B1 (ko) * 2002-12-05 2005-10-31 삼성전자주식회사 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0717851B1 (en) * 1994-07-05 2003-08-27 Koninklijke Philips Electronics N.V. A method of testing and an electronic circuit comprising a flipflop with a master and a slave
WO1997007592A1 (en) * 1995-08-14 1997-02-27 Philips Electronics N.V. Mos master-slave flip-flop with reduced number of pass gates
JP2947204B2 (ja) 1997-02-24 1999-09-13 日本電気株式会社 Ｌｓｉの故障箇所の特定化方法
DE19742946C2 (de) * 1997-09-29 2000-10-12 Siemens Ag Testschaltung auf einem Halbleiter-Chip
WO2000029860A2 (en) * 1998-11-13 2000-05-25 Broadcom Corporation Dynamic register with iddq testing capability
JP2002333462A (ja) * 2001-05-08 2002-11-22 Matsushita Electric Ind Co Ltd 集積回路、及び集積回路のテスト方法
WO2005048264A1 (en) * 2003-11-12 2005-05-26 Koninklijke Philips Electronics N.V. Controlling power consumption peaks in electronic circuits
JP2005156183A (ja) * 2003-11-20 2005-06-16 Toshiba Microelectronics Corp スキャンテスト回路
US7895560B2 (en) * 2006-10-02 2011-02-22 William Stuart Lovell Continuous flow instant logic binary circuitry actively structured by code-generated pass transistor interconnects
JP2010003388A (ja) * 2008-06-23 2010-01-07 Elpida Memory Inc 半導体記憶装置およびそのテスト方法
CN104898038A (zh) * 2015-05-26 2015-09-09 大连理工大学 一种利用扫描链获取芯片逻辑结构的方法
KR102197252B1 (ko) 2019-04-03 2020-12-31 박만기 꼬막종패 양식용 그물망
KR102319127B1 (ko) * 2020-07-14 2021-11-01 주식회사 엑시콘 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템
KR102473973B1 (ko) 2021-03-17 2022-12-02 박만기 꼬막종패 양식용 그물망

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3009945A1 (de) * 1979-03-15 1980-09-18 Nippon Electric Co Integrierter, logischer schaltkreis mit funktionspruefung
JPS56153838A (en) * 1980-04-28 1981-11-28 Nippon Telegr & Teleph Corp <Ntt> Method for converting sequential circuit into combinatorial circuit
US4357703A (en) * 1980-10-09 1982-11-02 Control Data Corporation Test system for LSI circuits resident on LSI chips
JPS5789154A (en) * 1980-11-25 1982-06-03 Nec Corp Logical integrated circuit
US4855669A (en) * 1987-10-07 1989-08-08 Xilinx, Inc. System for scan testing of logic circuit networks
FR2670299B1 (fr) * 1990-12-07 1993-01-22 Thomson Composants Militaires Circuit integre avec controleur de test peripherique.
JP3057814B2 (ja) * 1991-06-26 2000-07-04 日本電気株式会社 半導体集積回路
US5533032A (en) * 1991-10-28 1996-07-02 Sequoia Semiconductor, Inc. Built-in self-test global clock drive architecture
JPH05121666A (ja) * 1991-10-29 1993-05-18 Nec Corp 半導体集積論理回路
JP2817486B2 (ja) * 1991-11-29 1998-10-30 日本電気株式会社 論理集積回路
JP2871291B2 (ja) * 1992-05-20 1999-03-17 日本電気株式会社 論理集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006581A (ko) * 2001-07-13 2003-01-23 주식회사 갓바위 천연물 배지로 배양된 홍국 및 홍국을 이용한 주류의제조방법
KR100524936B1 (ko) * 2002-12-05 2005-10-31 삼성전자주식회사 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법

Also Published As

Publication number Publication date
US6134688A (en) 2000-10-17
SG52788A1 (en) 1998-09-28
DE69433542D1 (de) 2004-03-18
DE69433542T2 (de) 2004-12-23
JPH07146341A (ja) 1995-06-06
EP0633530B1 (en) 2004-02-11
EP0633530A2 (en) 1995-01-11
MY112568A (en) 2001-07-31
KR100350560B1 (ko) 2002-12-12
TW222725B (en) 1994-04-21
EP0633530A3 (en) 1998-06-17
JP3618370B2 (ja) 2005-02-09

Similar Documents

Publication Publication Date Title
KR960016134A (ko) 순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법
US7840864B2 (en) Functional frequency testing of integrated circuits
KR880014475A (ko) 반도체 집적회로장치
KR880003247A (ko) 반도체 집적회로장치
CA2386670A1 (en) Method and apparatus for testing circuits with multiple clocks
KR870004384A (ko) 신호 처리 회로
KR890013740A (ko) 모노리틱 집적회로
KR950004747A (ko) 경계 검색 셀 및 전자 장치의 내부 논리 블럭과 전자 장치 사이의 신호 통로를 제어하는 방법
KR960015192A (ko) 부분 스캔 패스 회로를 갖는 집적 논리 회로와 부분 스캔 패스설계 방법
KR19980079404A (ko) 아날로그 및 디지털 회로를 더 큰 회로내에서 테스트하기 위한방법 및 장치
EP0656544A2 (en) Technique and method for asynchronous scan design
JPH01208012A (ja) フリップフロップ回路
US5337321A (en) Scan path circuit with clock signal feedback, for skew avoidance
CN1419653A (zh) 用于集成电路的可控制和可测试的振荡器
KR960009092A (ko) 테스트가능한 블록을 갖는 반도체 집적회로
JP2002131390A5 (ko)
EP0166575B1 (en) System for testing functional electronic circuits
KR940006230A (ko) 반도체 집적회로장치 및 그 기능시험방법
KR900014902A (ko) 고속 집적 회로 테스팅을 위한 방법 및 장치
KR910001782A (ko) 논리회로의 테스트용이화회로
US5844921A (en) Method and apparatus for testing a hybrid circuit having macro and non-macro circuitry
KR100431524B1 (ko) 프로그래머블 지연 회로
CA1296110C (en) Reconfigurable register bit-slice for self-test
JPS578858A (en) Integrated circuit package
JP2598580Y2 (ja) Ｉｃ試験装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20050802

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee