JPH07146341A - 順序論理回路を組み合わせ論理回路に変換することにより試験を行う方法及び装置 - Google Patents
順序論理回路を組み合わせ論理回路に変換することにより試験を行う方法及び装置Info
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Abstract
(57)【要約】
【目的】 本発明は第１に、順序回路の試験の容易化を
目的とする。本発明は第２に、順序論理回路において低
抵抗性縮退故障を検出し、従来よりも実質的により効果
的なＩDDQ試験を実現するために該ＩDDQ試験を拡張する
ことを目的とする。本発明は第３に、従来の可能であっ
たものよりも大幅に高速な順序論理回路の試験を実現す
る手段を提供することを目的とする。本発明は第４に、
回路のモジュール構成を維持することを目的とする。 【構成】 機能的に協働する複数の論理段を持つ電子装
置に順序論理回路または組み合わせ論理回路を形成する
ために上記複数の論理段を選択的に動作するための選択
手段が設けられている。これは、効果的なＩDDQ試験の
ために順序論理回路の組み合わせ論理回路への変換を可
能にするものである。
目的とする。本発明は第２に、順序論理回路において低
抵抗性縮退故障を検出し、従来よりも実質的により効果
的なＩDDQ試験を実現するために該ＩDDQ試験を拡張する
ことを目的とする。本発明は第３に、従来の可能であっ
たものよりも大幅に高速な順序論理回路の試験を実現す
る手段を提供することを目的とする。本発明は第４に、
回路のモジュール構成を維持することを目的とする。 【構成】 機能的に協働する複数の論理段を持つ電子装
置に順序論理回路または組み合わせ論理回路を形成する
ために上記複数の論理段を選択的に動作するための選択
手段が設けられている。これは、効果的なＩDDQ試験の
ために順序論理回路の組み合わせ論理回路への変換を可
能にするものである。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、機能的に協働する複数
の論理回路段を持つ電子装置及び順序論理回路の試験方
法に関する。
の論理回路段を持つ電子装置及び順序論理回路の試験方
法に関する。
【０００２】
【従来の技術】本発明を理解するに当たり、ここでは特
に、論理回路、ＩＣの試験及びＩDDQ試験におけるいく
つかの従来技術の情報を提供する。
に、論理回路、ＩＣの試験及びＩDDQ試験におけるいく
つかの従来技術の情報を提供する。
【０００３】順序論理 論理回路は、組み合わせ論理回路及び順序論理回路の２
つに区分することができる。組み合わせ論理回路は時間
的に独立する信号の相関関係を扱う。つまり、組み合わ
せ論理回路の論理状態及び出力信号は、単に該論理回路
への瞬時論理入力信号により決定される。組み合わせ論
理回路の一例は、複数の相互接続される論理ゲートであ
る。一方、順序論理回路は、過去の状態を考慮にいれ
る。順序論理回路により適合される一連の論理状態と
は、次回の論理状態が、入力信号と当該回路の過去の論
理状態とを組み合わせた制御の下で決定されるものであ
る。これに関して言うと、カウンタ、シフトレジスタ、
マスタスレーブフリップフロップ及びフリップフロップ
の鎖が順序回路の典型的な例である。
つに区分することができる。組み合わせ論理回路は時間
的に独立する信号の相関関係を扱う。つまり、組み合わ
せ論理回路の論理状態及び出力信号は、単に該論理回路
への瞬時論理入力信号により決定される。組み合わせ論
理回路の一例は、複数の相互接続される論理ゲートであ
る。一方、順序論理回路は、過去の状態を考慮にいれ
る。順序論理回路により適合される一連の論理状態と
は、次回の論理状態が、入力信号と当該回路の過去の論
理状態とを組み合わせた制御の下で決定されるものであ
る。これに関して言うと、カウンタ、シフトレジスタ、
マスタスレーブフリップフロップ及びフリップフロップ
の鎖が順序回路の典型的な例である。
【０００４】ＩDDQ試験 電子回路、特に集積回路のシステム的試験及び自動試験
がますます重要になっている。次世代の回路の開発は、
部品密度が絶えず増加し、システム機能の数が絶えず増
大する傾向がある。個々の回路は、工程欠陥を、徹底的
で高価な試験によらなければ検出できなく、また位置特
定できない程複雑になっている。顧客は、動作使用時に
隠れていた欠陥が現れ、それにより例えば生命維持装置
や航空制御システムを信頼性のないものにするような、
回路製品を受け入れるはずがない。それゆえ、回路製品
の欠陥のない動作を保証するために試験を行うことが、
製造者及び顧客の両者に対して最も重要である。
がますます重要になっている。次世代の回路の開発は、
部品密度が絶えず増加し、システム機能の数が絶えず増
大する傾向がある。個々の回路は、工程欠陥を、徹底的
で高価な試験によらなければ検出できなく、また位置特
定できない程複雑になっている。顧客は、動作使用時に
隠れていた欠陥が現れ、それにより例えば生命維持装置
や航空制御システムを信頼性のないものにするような、
回路製品を受け入れるはずがない。それゆえ、回路製品
の欠陥のない動作を保証するために試験を行うことが、
製造者及び顧客の両者に対して最も重要である。
【０００５】集積回路の、電流供給監視方法（ＣＳＭ）
としても称されている、零入力電流試験（ＩDDQ試験）
は、零入力電流を監視することにより当該回路における
工程欠陥を発見することを目的としている。このＩDDQ
試験技術は、スタチックＣＭＯＳＩＣにおける実際の工
程欠陥の分析において多くの可能性を示す。ＣＭＯＳ論
理ＩＣにおける零入力電流または定常状態電流は、非常
に小さい、例えば約１μＡ程度であるべきである。それ
ゆえ、いかなる偏差も容易に検出することが可能であ
る。この試験技術の能力は、コスト削減並びに品質及び
信頼性の向上に関して十分である。縮退故障(stuck-at
faults)は、回路節点と供給線との間の、意図しない電
気的に導通する相互接続により生じる現象であり、これ
により、論理動作と干渉する機械的に結線されたことに
よるプルアップまたはプルダウンをもたらす。供給線と
信号線との間の低抵抗の導通ブリッジにより形成される
ブリッジング欠陥は、縮退現象(stuck-at phenomena)を
生じる。ゲート酸化物欠陥の影響はたいてい、パラメー
タ的な性質のものであり、すなわち論理電圧レベルに関
して定義されず、それゆえ従来の電圧法により検出され
ない。ゲート酸化物欠陥も、縮退作用(stuck-at behavi
or)を生じるかもしれない。
としても称されている、零入力電流試験（ＩDDQ試験）
は、零入力電流を監視することにより当該回路における
工程欠陥を発見することを目的としている。このＩDDQ
試験技術は、スタチックＣＭＯＳＩＣにおける実際の工
程欠陥の分析において多くの可能性を示す。ＣＭＯＳ論
理ＩＣにおける零入力電流または定常状態電流は、非常
に小さい、例えば約１μＡ程度であるべきである。それ
ゆえ、いかなる偏差も容易に検出することが可能であ
る。この試験技術の能力は、コスト削減並びに品質及び
信頼性の向上に関して十分である。縮退故障(stuck-at
faults)は、回路節点と供給線との間の、意図しない電
気的に導通する相互接続により生じる現象であり、これ
により、論理動作と干渉する機械的に結線されたことに
よるプルアップまたはプルダウンをもたらす。供給線と
信号線との間の低抵抗の導通ブリッジにより形成される
ブリッジング欠陥は、縮退現象(stuck-at phenomena)を
生じる。ゲート酸化物欠陥の影響はたいてい、パラメー
タ的な性質のものであり、すなわち論理電圧レベルに関
して定義されず、それゆえ従来の電圧法により検出され
ない。ゲート酸化物欠陥も、縮退作用(stuck-at behavi
or)を生じるかもしれない。
【０００６】論文、"Current vs. Logic Testability o
f Bridges in Scan Chains", R. Rodriguez-Montanes e
t al., IEEE Proc. European Test Conf., Rotterdam,
TheNetherlands, 1993, pp. 392-396において、前述の
ＩDDQ法は、スイッチを介して接続される２つのメモリ
素子を有するマスタスレーブフリップフロップにおけ
る、前述の低抵抗性縮退欠陥（略々供給線に対してゼロ
抵抗接続）を１００％網羅しないことが指摘されてい
る。それゆえ、論理試験としても言及されている、電圧
試験が更に使用されるべきである。電圧試験は、電圧レ
ベルを対応する回路出力節点において監視し、入力と出
力との間での当該回路が適切にデータを扱っているかど
うか決定するために、得られた電圧レベルと所望の電圧
レベルとを相関させる。
f Bridges in Scan Chains", R. Rodriguez-Montanes e
t al., IEEE Proc. European Test Conf., Rotterdam,
TheNetherlands, 1993, pp. 392-396において、前述の
ＩDDQ法は、スイッチを介して接続される２つのメモリ
素子を有するマスタスレーブフリップフロップにおけ
る、前述の低抵抗性縮退欠陥（略々供給線に対してゼロ
抵抗接続）を１００％網羅しないことが指摘されてい
る。それゆえ、論理試験としても言及されている、電圧
試験が更に使用されるべきである。電圧試験は、電圧レ
ベルを対応する回路出力節点において監視し、入力と出
力との間での当該回路が適切にデータを扱っているかど
うか決定するために、得られた電圧レベルと所望の電圧
レベルとを相関させる。
【０００７】従来の方法で順序論理回路を試験すること
は典型的には、クロック信号の制御の下で、当該回路の
至る所で論理データのシャフリングを必要とする。これ
は、フリップフロップの鎖の各々次の段は、ただ次回の
クロックサイクルに感知するだけであるので、走査鎖が
長い場合時間を非常に消費するかも知れない。各段を試
験するには、当該段を順に各論理状態にするための少な
くとも２回のクロックサイクルと各段で得られた論理状
態を評価するための時間とが必要である。これに反し
て、前記ＩDDQ法及び電圧試験法の組み合わせを使用す
る組み合わせ論理回路の試験は、時間的に非常に有利で
あると共にコスト的にも非常に効果的である。これは、
ほんのわずか、例えば典型的には約１０程度のの異なる
論理入力信号（サンプル）が、現在入手できる組み合わ
せ回路の大多数に対して評価すべき論理状態を良好に網
羅し、連続段を介するデータのクロック制御リップリン
グにより生じる遅延が、組み合わせ論理回路において完
全にないことに起因している。
は典型的には、クロック信号の制御の下で、当該回路の
至る所で論理データのシャフリングを必要とする。これ
は、フリップフロップの鎖の各々次の段は、ただ次回の
クロックサイクルに感知するだけであるので、走査鎖が
長い場合時間を非常に消費するかも知れない。各段を試
験するには、当該段を順に各論理状態にするための少な
くとも２回のクロックサイクルと各段で得られた論理状
態を評価するための時間とが必要である。これに反し
て、前記ＩDDQ法及び電圧試験法の組み合わせを使用す
る組み合わせ論理回路の試験は、時間的に非常に有利で
あると共にコスト的にも非常に効果的である。これは、
ほんのわずか、例えば典型的には約１０程度のの異なる
論理入力信号（サンプル）が、現在入手できる組み合わ
せ回路の大多数に対して評価すべき論理状態を良好に網
羅し、連続段を介するデータのクロック制御リップリン
グにより生じる遅延が、組み合わせ論理回路において完
全にないことに起因している。
【０００８】
【発明の目的及び概要】本発明は第１に、順序回路の試
験の容易化を目的とする。本発明は第２に、順序論理回
路において低抵抗性縮退故障を検出し、従来よりも実質
的により効果的なＩDDQ試験を実現するために該ＩDDQ試
験を拡張することを目的とする。本発明は第３に、従来
の可能であったものよりも大幅に高速な順序論理回路の
試験を実現する手段を提供することを目的とする。本発
明は第４に、回路のモジュール構成を維持することを目
的とする。
験の容易化を目的とする。本発明は第２に、順序論理回
路において低抵抗性縮退故障を検出し、従来よりも実質
的により効果的なＩDDQ試験を実現するために該ＩDDQ試
験を拡張することを目的とする。本発明は第３に、従来
の可能であったものよりも大幅に高速な順序論理回路の
試験を実現する手段を提供することを目的とする。本発
明は第４に、回路のモジュール構成を維持することを目
的とする。
【０００９】上記目的のため、本発明は、機能的に協働
する複数の論理回路段を持つ電子装置において、順序論
理回路または組み合わせ論理回路の何れかを形成するた
めに複数の段を選択的に駆動する選択手段を設けたこと
により提供することを特徴とする。
する複数の論理回路段を持つ電子装置において、順序論
理回路または組み合わせ論理回路の何れかを形成するた
めに複数の段を選択的に駆動する選択手段を設けたこと
により提供することを特徴とする。
【００１０】本願発明者は、論理回路の機能、即ち順序
または組み合わせとして機能することが、個々の段によ
り実施される論理動作の特定の形式による以上に、論理
回路段が互いに協働する態様により決定されることを理
解した。つまり、ある方法で組み立てられた論理回路段
の集合は、適切な信号の使用の下で順序論理回路として
機能するにもかかわらず、他の方法で相互接続された場
合に組み合わせ論理回路として動作するであろう。
または組み合わせとして機能することが、個々の段によ
り実施される論理動作の特定の形式による以上に、論理
回路段が互いに協働する態様により決定されることを理
解した。つまり、ある方法で組み立てられた論理回路段
の集合は、適切な信号の使用の下で順序論理回路として
機能するにもかかわらず、他の方法で相互接続された場
合に組み合わせ論理回路として動作するであろう。
【００１１】本発明は、動作使用時の電子装置が順序論
理回路である場合に特に重要である。試験の目的のた
め、本発明は、その構造を組み合わせ論理回路の構造に
変換することを可能にする。前述のように、ある欠陥を
検出するために組み合わせ論理回路に試験を実施するこ
とは、同一の欠陥を検出するために順序論理回路に試験
を実施するよりも非常に容易である。わずかなサンプル
のみが、前述のように、電圧試験を実行するために、試
験モード、即ち組み合わせモードの回路に供給すべき必
要がある。低抵抗性縮退故障は試験モードで容易に検出
される。なぜならば、順序モードにおいては機能的に時
間上分離されて動作する段が、組み合わせモードでは互
いに競合する、即ち電流引き込みと電流供給が競合する
段となるからである。
理回路である場合に特に重要である。試験の目的のた
め、本発明は、その構造を組み合わせ論理回路の構造に
変換することを可能にする。前述のように、ある欠陥を
検出するために組み合わせ論理回路に試験を実施するこ
とは、同一の欠陥を検出するために順序論理回路に試験
を実施するよりも非常に容易である。わずかなサンプル
のみが、前述のように、電圧試験を実行するために、試
験モード、即ち組み合わせモードの回路に供給すべき必
要がある。低抵抗性縮退故障は試験モードで容易に検出
される。なぜならば、順序モードにおいては機能的に時
間上分離されて動作する段が、組み合わせモードでは互
いに競合する、即ち電流引き込みと電流供給が競合する
段となるからである。
【００１２】本発明は典型的には、フリップフロップの
ような複数のカスケード接続されたメモリ素子を有する
走査鎖の試験において有効である。このような走査鎖ま
たは走査パス自身は、例えば他の回路を経済的に試験す
るために使用される。本発明は、一般的には順序回路
に、そして集積回路及び集積回路のシステムに適用でき
る。本発明は、ＣＭＯＳ順序回路に適用した場合に特に
有利である。ＣＭＯＳ論理回路における零入力電流は、
実質的に零であるべきである。零電流の基準が良好に定
義されるので、いかなる偏差も容易に検出される。
ような複数のカスケード接続されたメモリ素子を有する
走査鎖の試験において有効である。このような走査鎖ま
たは走査パス自身は、例えば他の回路を経済的に試験す
るために使用される。本発明は、一般的には順序回路
に、そして集積回路及び集積回路のシステムに適用でき
る。本発明は、ＣＭＯＳ順序回路に適用した場合に特に
有利である。ＣＭＯＳ論理回路における零入力電流は、
実質的に零であるべきである。零電流の基準が良好に定
義されるので、いかなる偏差も容易に検出される。
【００１３】本発明の他の利点は、同一の電子装置が、
選択的制御の下で、動作時に順序または組み合わせ論理
動作用として使用可能であり、これにより、モジュラー
システム構造とすることができることである。
選択的制御の下で、動作時に順序または組み合わせ論理
動作用として使用可能であり、これにより、モジュラー
システム構造とすることができることである。
【００１４】試験の目的のために、選択手段は可逆的選
択に適するものとする。動作使用時に順序的に機能する
ことを意図される当該回路は、一時的に組み合わせモー
ドで動作するように変換される。好ましくは、選択手段
は選択信号により制御可能とする。これは、自動試験処
理手順を可能にする。更に、この選択信号は、順序動作
モードと組み合わせ動作モードとの間の完全な自動スイ
ッチ切り換えを可能にするため動作時に使用可能であ
る。好ましくは、選択手段は使用者が制御可能とする。
これは、選択手段に対する選択信号を入力するために外
部的にアクセス可能な制御入力を電子装置に設けること
により実現できる。
択に適するものとする。動作使用時に順序的に機能する
ことを意図される当該回路は、一時的に組み合わせモー
ドで動作するように変換される。好ましくは、選択手段
は選択信号により制御可能とする。これは、自動試験処
理手順を可能にする。更に、この選択信号は、順序動作
モードと組み合わせ動作モードとの間の完全な自動スイ
ッチ切り換えを可能にするため動作時に使用可能であ
る。好ましくは、選択手段は使用者が制御可能とする。
これは、選択手段に対する選択信号を入力するために外
部的にアクセス可能な制御入力を電子装置に設けること
により実現できる。
【００１５】ラッチの連結のような順序論理回路を介す
るデータパスは、当該回路を組み合わせ論理回路に変換
することにより、双方向で試験できる。この双方向デー
タパスの形成は、ラッチを構成するインバータの何れか
の出力における縮退故障を検出することを可能にする。
好ましくは、順序論理回路は、この双方向試験を可能に
するために双方向バッファの間に結合される。
るデータパスは、当該回路を組み合わせ論理回路に変換
することにより、双方向で試験できる。この双方向デー
タパスの形成は、ラッチを構成するインバータの何れか
の出力における縮退故障を検出することを可能にする。
好ましくは、順序論理回路は、この双方向試験を可能に
するために双方向バッファの間に結合される。
【００１６】順序から組み合わせへの変更、及びその逆
の変更は、様々の方法で実現可能である。当該装置は、
第１及び第２のスイッチの間に論理段のうちの特定の一
つが配置された信号パスを持つことが可能である。この
場合、前記選択手段は、上記第１及び第２のスイッチが
同時に導通することを回避するために互いに相補的に、
またはこれら第１及び第２のスイッチが共に少なくとも
部分時間的に導通するために一様に、該第１及び第２の
スイッチを制御するように動作する。前者は、順序モー
ドを実施し、後者は組み合わせモードを実施する。他の
例では、本発明の装置には、第１及び第２のクロック信
号を複数の論理段の第１及び第２の論理段に各々供給す
るためのクロック信号手段を設けることが可能である。
この場合、選択手段は、順序モードを実施するために交
互に、または組み合わせモードを実施するために少なく
とも部分時間的に同時に上記第１及び第２の論理段を使
用可能にするため上記第１及び第２のクロック信号を供
給するために上記クロック信号手段を制御するためのク
ロック監視手段を持つ。このクロック監視手段が、同期
的に生じ可能にする値を持つ前記第１及び第２のクロッ
ク信号を供給するため、または少なくとも部分時間的に
同時に段を使用可能にするため少なくとも第１の論理段
に一定の論理レベル信号を供給するために、組み合わせ
モードでクロック信号手段を制御することを可能にす
る。
の変更は、様々の方法で実現可能である。当該装置は、
第１及び第２のスイッチの間に論理段のうちの特定の一
つが配置された信号パスを持つことが可能である。この
場合、前記選択手段は、上記第１及び第２のスイッチが
同時に導通することを回避するために互いに相補的に、
またはこれら第１及び第２のスイッチが共に少なくとも
部分時間的に導通するために一様に、該第１及び第２の
スイッチを制御するように動作する。前者は、順序モー
ドを実施し、後者は組み合わせモードを実施する。他の
例では、本発明の装置には、第１及び第２のクロック信
号を複数の論理段の第１及び第２の論理段に各々供給す
るためのクロック信号手段を設けることが可能である。
この場合、選択手段は、順序モードを実施するために交
互に、または組み合わせモードを実施するために少なく
とも部分時間的に同時に上記第１及び第２の論理段を使
用可能にするため上記第１及び第２のクロック信号を供
給するために上記クロック信号手段を制御するためのク
ロック監視手段を持つ。このクロック監視手段が、同期
的に生じ可能にする値を持つ前記第１及び第２のクロッ
ク信号を供給するため、または少なくとも部分時間的に
同時に段を使用可能にするため少なくとも第１の論理段
に一定の論理レベル信号を供給するために、組み合わせ
モードでクロック信号手段を制御することを可能にす
る。
【００１７】順序論理回路を可逆的かつ機能的に組み合
わせ論理回路に変換することにより、及び組み合わせ回
路へ当該試験を実施することにより、順序論理回路が設
けられている電子装置を試験する方法は、ＩＣ製造業者
に対して非常に魅力的であることは当業者にとしては明
らかである。回路の複雑性の増大するにつれ、試験に内
包されるコストは、ＩＣの販売価格の益々大部分を占め
るようになっている。本発明は、特にＩDDQ試験の適用
範囲を拡張し、これにより以前に実現されたものよりも
大幅に低いコストでＩＣの信頼性を厳密に監視すること
が可能である。
わせ論理回路に変換することにより、及び組み合わせ回
路へ当該試験を実施することにより、順序論理回路が設
けられている電子装置を試験する方法は、ＩＣ製造業者
に対して非常に魅力的であることは当業者にとしては明
らかである。回路の複雑性の増大するにつれ、試験に内
包されるコストは、ＩＣの販売価格の益々大部分を占め
るようになっている。本発明は、特にＩDDQ試験の適用
範囲を拡張し、これにより以前に実現されたものよりも
大幅に低いコストでＩＣの信頼性を厳密に監視すること
が可能である。
【００１８】説明を完全にするため、既知のＰＬＤ装置
には構成可能なマクロセルが設けられていることに注意
されたい。例えば、Philips Data Handbook IC13，“Pr
ogrammable Logic Devices (PLD)”,1992,頁137-141のP
L22V10を参照。このマクロセルは、記憶された動作また
は組み合わせ動作を実現するためにプログラムすること
が可能である。組み合わせの選択は、上記セルから該セ
ルのフリップフロップを機能的に取り除くためのバイパ
スを使用する。しかしながら、本発明において、前記論
理段は試験を可能にするため論理回路の機能的部分を必
然的に残す。
には構成可能なマクロセルが設けられていることに注意
されたい。例えば、Philips Data Handbook IC13，“Pr
ogrammable Logic Devices (PLD)”,1992,頁137-141のP
L22V10を参照。このマクロセルは、記憶された動作また
は組み合わせ動作を実現するためにプログラムすること
が可能である。組み合わせの選択は、上記セルから該セ
ルのフリップフロップを機能的に取り除くためのバイパ
スを使用する。しかしながら、本発明において、前記論
理段は試験を可能にするため論理回路の機能的部分を必
然的に残す。
【００１９】
【実施例】従来技術 図１は、既知の技術における順序論理回路１００の回路
図を示す。順序回路１００は、マスタラッチ１０２及び
スレーブラッチ１０４を有するエッジトリガマスタスレ
ーブフリップフロップである。マスタラッチ１０２は、
インバータ１０６及び１０８並びに伝送ゲート対１１０
及び１２０を有している。スレーブラッチ１０４は、イ
ンバータ１１４及び１１６並びに伝送ゲート対１１８及
び１２０を有している。各伝送ゲート対１１０、１１
２、１１８及び１２０は、ＮＦＥＴ及びＰＦＥＴを有し
ている。これらＮＦＥＴ及びＰＦＥＴの導通チャンネル
は並列に配置され、該ＮＦＥＴ及びＰＦＥＴの制御電極
はクロック入力１２２及びインバータ１２４を介して供
給される相補形クロック信号Ｃ及びＣＢＡＲを入力す
る。伝送ゲート対１１０、１１２、１１８及び１２０は
スイッチとして動作する。伝送ゲート対１１０が導通し
ている場合、反対に伝送ゲート対１１２は遮断され、ま
たはこれらの逆である。同様に、伝送ゲート対１１８が
導通している場合、反対に伝送ゲート対１２０は遮断さ
れ、またはこれらの逆である。上記クロック信号は、伝
送ゲート対１１０及び１１８が交互に導通するように供
給される。
図を示す。順序回路１００は、マスタラッチ１０２及び
スレーブラッチ１０４を有するエッジトリガマスタスレ
ーブフリップフロップである。マスタラッチ１０２は、
インバータ１０６及び１０８並びに伝送ゲート対１１０
及び１２０を有している。スレーブラッチ１０４は、イ
ンバータ１１４及び１１６並びに伝送ゲート対１１８及
び１２０を有している。各伝送ゲート対１１０、１１
２、１１８及び１２０は、ＮＦＥＴ及びＰＦＥＴを有し
ている。これらＮＦＥＴ及びＰＦＥＴの導通チャンネル
は並列に配置され、該ＮＦＥＴ及びＰＦＥＴの制御電極
はクロック入力１２２及びインバータ１２４を介して供
給される相補形クロック信号Ｃ及びＣＢＡＲを入力す
る。伝送ゲート対１１０、１１２、１１８及び１２０は
スイッチとして動作する。伝送ゲート対１１０が導通し
ている場合、反対に伝送ゲート対１１２は遮断され、ま
たはこれらの逆である。同様に、伝送ゲート対１１８が
導通している場合、反対に伝送ゲート対１２０は遮断さ
れ、またはこれらの逆である。上記クロック信号は、伝
送ゲート対１１０及び１１８が交互に導通するように供
給される。
【００２０】前記クロック入力１２２におけるクロック
信号がローレベルの場合、伝送ゲート対１１０及び１２
０は導通し、一方、伝送ゲート対１１２及び１１８は遮
断される。この場合、データ入力１２６におけるデータ
はインバータ１０６に伝達され、次いで該インバータ１
０６は該データの反転データをインバータ１０８に供給
する。このように、マスタラッチ１０２はデータ入力１
２６に供給されるデータを入力する。同時に、ここでイ
ンバータ１１４及び１１６が双安定素子を形成し、マス
タラッチ１０２から接続が断たれているので、スレーブ
ラッチ１０４は自身に記憶されたデータを保持する。ク
ロック入力１２２におけるクロック信号がハイレベルに
なった場合、伝送ゲート対１１０は非導通状態になり、
もはやマスタラッチ１０２はデータ入力１２６からデー
タを入力しない。同時に、伝送ゲート対１１２が導通状
態となり、故に、インバータ１０６及び１０８は前回入
力されたデータを記憶する双安定素子を形成する。ま
た、スレーブラッチ１０４における伝送ゲート対１２０
は遮断され、伝送ゲート対１１８が導通状態となる。こ
のようにして、スレーブラッチ１０４にマスタラッチ１
０２内に記憶されたデータを受容される。インバータ１
１６と競合がないため、伝送ゲート対１２０を遮断する
ことは、インバータ１０６に相対的に弱い駆動能力を持
つことを可能にする。
信号がローレベルの場合、伝送ゲート対１１０及び１２
０は導通し、一方、伝送ゲート対１１２及び１１８は遮
断される。この場合、データ入力１２６におけるデータ
はインバータ１０６に伝達され、次いで該インバータ１
０６は該データの反転データをインバータ１０８に供給
する。このように、マスタラッチ１０２はデータ入力１
２６に供給されるデータを入力する。同時に、ここでイ
ンバータ１１４及び１１６が双安定素子を形成し、マス
タラッチ１０２から接続が断たれているので、スレーブ
ラッチ１０４は自身に記憶されたデータを保持する。ク
ロック入力１２２におけるクロック信号がハイレベルに
なった場合、伝送ゲート対１１０は非導通状態になり、
もはやマスタラッチ１０２はデータ入力１２６からデー
タを入力しない。同時に、伝送ゲート対１１２が導通状
態となり、故に、インバータ１０６及び１０８は前回入
力されたデータを記憶する双安定素子を形成する。ま
た、スレーブラッチ１０４における伝送ゲート対１２０
は遮断され、伝送ゲート対１１８が導通状態となる。こ
のようにして、スレーブラッチ１０４にマスタラッチ１
０２内に記憶されたデータを受容される。インバータ１
１６と競合がないため、伝送ゲート対１２０を遮断する
ことは、インバータ１０６に相対的に弱い駆動能力を持
つことを可能にする。
【００２１】ここで、低抵抗性縮退欠陥が、スレーブラ
ッチ１０４内の節点１２８を供給電圧ＶDD及びＶSSの１
つに永久に接続させてしまうと仮定する。これら供給電
圧の１つに対して機械的にショートした駆動能力は、イ
ンバータ１０６の駆動能力よりもはるかに大きい。ゆえ
に、上記低抵抗性の機械的ショートは、マスタラッチ１
０２を重ね書きさせてしまう。マスタラッチ１０２を重
ね書きすることに費やされる時間は、上述のショートと
インバータ１０６との相対的な強さに依存する。しかし
ながら、この重ね書きは典型的には、非常に短期間であ
るのでＩDDQ試験を介して検出が実現することができな
いであろう。前述の電圧試験法に関して、回路１００は
マスタラッチ１０２の入力１２６における入力データを
スレーブラッチ１０４の出力に伝達するために完全なク
ロックサイクルを必要とすることに注意されたい。それ
ゆえ、カスケードに接続された複数のＮフリップフロッ
プの鎖は、データを有効に該鎖の出力に生じさせるため
にＮクロックサイクルが必要である。
ッチ１０４内の節点１２８を供給電圧ＶDD及びＶSSの１
つに永久に接続させてしまうと仮定する。これら供給電
圧の１つに対して機械的にショートした駆動能力は、イ
ンバータ１０６の駆動能力よりもはるかに大きい。ゆえ
に、上記低抵抗性の機械的ショートは、マスタラッチ１
０２を重ね書きさせてしまう。マスタラッチ１０２を重
ね書きすることに費やされる時間は、上述のショートと
インバータ１０６との相対的な強さに依存する。しかし
ながら、この重ね書きは典型的には、非常に短期間であ
るのでＩDDQ試験を介して検出が実現することができな
いであろう。前述の電圧試験法に関して、回路１００は
マスタラッチ１０２の入力１２６における入力データを
スレーブラッチ１０４の出力に伝達するために完全なク
ロックサイクルを必要とすることに注意されたい。それ
ゆえ、カスケードに接続された複数のＮフリップフロッ
プの鎖は、データを有効に該鎖の出力に生じさせるため
にＮクロックサイクルが必要である。
【００２２】原理 図２及び図３を参照して、本発明の原理を説明する。余
分なものが削除され、図２は図１の機能に関する従来技
術の回路を図示している。実効的には、マスタスレーブ
フリップフロップ１００は、カスケードに配置され、ス
イッチ１１０及び１１８の制御の下で交互にアクセス可
能となるマスタラッチ１０２及びスレーブラッチ１０４
を有している。これらスイッチ１１０及び１１８の１つ
が導通する場合、反対に他方のスイッチは遮断され、ま
たはこの逆である。このように、当該回路は順序モード
で動作する。
分なものが削除され、図２は図１の機能に関する従来技
術の回路を図示している。実効的には、マスタスレーブ
フリップフロップ１００は、カスケードに配置され、ス
イッチ１１０及び１１８の制御の下で交互にアクセス可
能となるマスタラッチ１０２及びスレーブラッチ１０４
を有している。これらスイッチ１１０及び１１８の１つ
が導通する場合、反対に他方のスイッチは遮断され、ま
たはこの逆である。このように、当該回路は順序モード
で動作する。
【００２３】図３は、図２と同一の機能ブロックの集合
を示しているが、スイッチ１１０及び１１８が共に、例
えば、ここでは英大文字Ｔにより表される修正クロック
信号の制御の下で同時に導通となるように、該スイッチ
１１０及び１１８の動作が修正されている。ここで、当
該回路の動作は組み合わせ的であり、入力１２６と出力
１３０との間の信号パスにおける相補形クロッキング区
画は取り除かれる。ある瞬間における出力電圧は、同一
瞬間の入力電圧により決定され、通常伝搬遅延時間はこ
こでは考慮にいれない。節点１２８における縮退欠陥は
前述のＩDDQ試験により即座に明らかになるであろう。
なぜなら、所定のレベルに保たれるデータ入力と節点１
２８における機械的ショートとの間に矛盾が生じるから
である。
を示しているが、スイッチ１１０及び１１８が共に、例
えば、ここでは英大文字Ｔにより表される修正クロック
信号の制御の下で同時に導通となるように、該スイッチ
１１０及び１１８の動作が修正されている。ここで、当
該回路の動作は組み合わせ的であり、入力１２６と出力
１３０との間の信号パスにおける相補形クロッキング区
画は取り除かれる。ある瞬間における出力電圧は、同一
瞬間の入力電圧により決定され、通常伝搬遅延時間はこ
こでは考慮にいれない。節点１２８における縮退欠陥は
前述のＩDDQ試験により即座に明らかになるであろう。
なぜなら、所定のレベルに保たれるデータ入力と節点１
２８における機械的ショートとの間に矛盾が生じるから
である。
【００２４】マスタラッチ１０２及びスレーブラッチ１
０４はスイッチ１１８を介して結合される。相補制御さ
れるＦＥＴで構成される伝送ゲートで実現されるため
に、スイッチ１１８は双方向性である。マスタラッチ１
０２及びスレーブラッチ１０４が共に活性化する場合、
即ち、フリップフロップ１００が組み合わせモードにさ
れた場合、スレーブ１０４におけるある形式の欠陥はマ
スタ１０２を重ね書きするかも知れない。この場合、こ
の形式の欠陥は検出することはできないであろう。スイ
ッチ１１８が単一方向性にされる場合、スレーブ１０４
によるマスタ１０２の重ね書きは生じ得ず、故に、かつ
ては検出可能ではなかった上記欠陥を、ＩDD Q計測法に
より検出することができる。上記単一方向特性は、例え
ば、マスタ１０２と伝送ゲート１１８との間に更なるイ
ンバータを配置することにより実現可能であろう。
０４はスイッチ１１８を介して結合される。相補制御さ
れるＦＥＴで構成される伝送ゲートで実現されるため
に、スイッチ１１８は双方向性である。マスタラッチ１
０２及びスレーブラッチ１０４が共に活性化する場合、
即ち、フリップフロップ１００が組み合わせモードにさ
れた場合、スレーブ１０４におけるある形式の欠陥はマ
スタ１０２を重ね書きするかも知れない。この場合、こ
の形式の欠陥は検出することはできないであろう。スイ
ッチ１１８が単一方向性にされる場合、スレーブ１０４
によるマスタ１０２の重ね書きは生じ得ず、故に、かつ
ては検出可能ではなかった上記欠陥を、ＩDD Q計測法に
より検出することができる。上記単一方向特性は、例え
ば、マスタ１０２と伝送ゲート１１８との間に更なるイ
ンバータを配置することにより実現可能であろう。
【００２５】第１実施例 図４は、本発明における回路装置の第１の実施例４００
を示す。回路装置４００は機能的に、図１で説明したよ
うな論理回路の論理段を有している。伝送対１１０及び
１２０は図１と同様に制御される。更に、回路装置４０
０は、可逆的且つ機能的に順序論理回路を組み合わせ論
理回路に変換するための選択手段４０２を持つ。この目
的のために、選択手段４０２は前述のクロック信号Ｃを
入力するための入力４０４及び選択信号”Ｔｅｓｔ”を
入力するための入力４０６を持つ。選択信号”Ｔｅｓ
ｔ”が第１の状態の場合、選択手段４０２は、適切な極
性のクロック信号Ｃ及びＣＢＡＲを供給することによ
り、伝送対１２０及び１１０に対し相補的に伝送対１１
２及び１１８を各々駆動する。選択信号”Ｔｅｓｔ”が
第２の状態の場合、選択手段４０２は、少なくとも伝送
対１１０及び１２０が導通状態の場合に、伝送対１１２
及び１１８を導通状態にするために信号を該伝送対１１
２及び１１８に供給する。これは、例えば静的信号Ｃ及
びＣＢＡＲの少なくとも１つを静的に、並びに適切に固
定された電圧にさせることにより、または可能レベル電
圧が、伝送対１１０及び１２０により入力されるクロッ
ク信号と同期且つ同位相である、動的信号Ｃ及びＣＢＡ
Ｒを供給することにより実現することが可能である。
を示す。回路装置４００は機能的に、図１で説明したよ
うな論理回路の論理段を有している。伝送対１１０及び
１２０は図１と同様に制御される。更に、回路装置４０
０は、可逆的且つ機能的に順序論理回路を組み合わせ論
理回路に変換するための選択手段４０２を持つ。この目
的のために、選択手段４０２は前述のクロック信号Ｃを
入力するための入力４０４及び選択信号”Ｔｅｓｔ”を
入力するための入力４０６を持つ。選択信号”Ｔｅｓ
ｔ”が第１の状態の場合、選択手段４０２は、適切な極
性のクロック信号Ｃ及びＣＢＡＲを供給することによ
り、伝送対１２０及び１１０に対し相補的に伝送対１１
２及び１１８を各々駆動する。選択信号”Ｔｅｓｔ”が
第２の状態の場合、選択手段４０２は、少なくとも伝送
対１１０及び１２０が導通状態の場合に、伝送対１１２
及び１１８を導通状態にするために信号を該伝送対１１
２及び１１８に供給する。これは、例えば静的信号Ｃ及
びＣＢＡＲの少なくとも１つを静的に、並びに適切に固
定された電圧にさせることにより、または可能レベル電
圧が、伝送対１１０及び１２０により入力されるクロッ
ク信号と同期且つ同位相である、動的信号Ｃ及びＣＢＡ
Ｒを供給することにより実現することが可能である。
【００２６】図５は、選択手段４０２の実施例５００を
示す。実施例５００は、ノアゲート５０２及びインバー
タ５０４を持つカスケード配置を有する。ノアゲート５
０２は第１の入力においてクロック信号Ｃ及び第２の入
力において選択信号”Ｔｅｓｔ”を入力する。実施例５
００の第１の出力はノアゲート５０２とインバータ５０
４との間の節点５０６に接続される。実施例５００の第
２の出力はインバータ５０４の出力に接続される。”Ｔ
ｅｓｔ”がローレベルの場合、選択手段４０２は、適切
なクロック信号Ｃ及びＣＢＡＲを供給することにより回
路４００を順序モードで動作させる。”Ｔｅｓｔ”がハ
イレベルの場合、選択手段４０２は、該手段４０２の第
１の出力に静的論理ローレベル及び該手段４０２の第２
の出力に静的論理ハイレベルを供給する。これは、回路
４００を組み合わせモードで動作させる。
示す。実施例５００は、ノアゲート５０２及びインバー
タ５０４を持つカスケード配置を有する。ノアゲート５
０２は第１の入力においてクロック信号Ｃ及び第２の入
力において選択信号”Ｔｅｓｔ”を入力する。実施例５
００の第１の出力はノアゲート５０２とインバータ５０
４との間の節点５０６に接続される。実施例５００の第
２の出力はインバータ５０４の出力に接続される。”Ｔ
ｅｓｔ”がローレベルの場合、選択手段４０２は、適切
なクロック信号Ｃ及びＣＢＡＲを供給することにより回
路４００を順序モードで動作させる。”Ｔｅｓｔ”がハ
イレベルの場合、選択手段４０２は、該手段４０２の第
１の出力に静的論理ローレベル及び該手段４０２の第２
の出力に静的論理ハイレベルを供給する。これは、回路
４００を組み合わせモードで動作させる。
【００２７】節点１２８においてＶDDに対する機械的シ
ョートがあり、入力１２６におけるデータが、ハイレベ
ル、即ちＶDDで保たれる場合、インバータ１０６及び節
点１２８における機械的ショートは互いに競合する。す
なわち、インバータ１０６は電流を引き込むことにより
節点１２８を引き下げ、節点１２８におけるショートは
電流を供給することにより節点１２８を引き上げる。入
力１２６がハイレベルに保たれるので、マスタ部１０２
の重ね書きは生じない。故に、この結果としてＩDDQ試
験において検出可能であるような大きな零入力電流とな
る。
ョートがあり、入力１２６におけるデータが、ハイレベ
ル、即ちＶDDで保たれる場合、インバータ１０６及び節
点１２８における機械的ショートは互いに競合する。す
なわち、インバータ１０６は電流を引き込むことにより
節点１２８を引き下げ、節点１２８におけるショートは
電流を供給することにより節点１２８を引き上げる。入
力１２６がハイレベルに保たれるので、マスタ部１０２
の重ね書きは生じない。故に、この結果としてＩDDQ試
験において検出可能であるような大きな零入力電流とな
る。
【００２８】明らかに、上記実施例の変更例を伝送対１
１８の代わりに伝送対１１０に実現することが可能であ
る。同様の概念を、２相レベル感知フリップフロップに
適用することが可能である。この部分的実施のコスト
は、更に６つのトランジスタ及び各々対応するフリップ
フロップへの試験信号送信経路を付加することである。
１８の代わりに伝送対１１０に実現することが可能であ
る。同様の概念を、２相レベル感知フリップフロップに
適用することが可能である。この部分的実施のコスト
は、更に６つのトランジスタ及び各々対応するフリップ
フロップへの試験信号送信経路を付加することである。
【００２９】第２実施例 図６は、走査入力６１２と走査出力６１４との間にカス
ケード配置される、複数のフリップフロップ６０２、６
０４、６０６、６０８及び６１０を有する従来技術の走
査鎖６００を示す。走査入力６１２におけるデータは、
クロック入力６１６におけるクロック信号の制御の下、
上記複数のフリップフロップ６０２乃至６１０を介し
て、走査出力６１４に対して順次クロックされる。明ら
かに、走査鎖６００は順序モードで動作する。
ケード配置される、複数のフリップフロップ６０２、６
０４、６０６、６０８及び６１０を有する従来技術の走
査鎖６００を示す。走査入力６１２におけるデータは、
クロック入力６１６におけるクロック信号の制御の下、
上記複数のフリップフロップ６０２乃至６１０を介し
て、走査出力６１４に対して順次クロックされる。明ら
かに、走査鎖６００は順序モードで動作する。
【００３０】図７は、本発明による同様の走査鎖７００
を示し、該走査鎖７００には、クロック信号手段と機能
的に協働する選択手段７０２が設けられている。選択手
段７０２は、単相の相互相補形クロック信号Ｃ及びＣ
Ｂ、またはクロック信号Ｃ及び例えば、論理ハイレベル
または論理ローレベルの固定レベル電圧信号ＣＢを供給
するために、選択信号”Ｔｅｓｔ”を入力するための入
力７０４を持つ。後者の場合、前記鎖は、第１の実施例
を参照して説明した試験に従属させるために、当該デー
タに対して透過状態となる。この場合、入力６１２と出
力６１４との間にはインバータ対のみのカスケードが存
在することになるので、当該回路は純粋に組み合わせ的
であり、更に、丁度２つの試験サンプル、即ち入力６１
２における論理ローレベル及び論理ハイレベルを用い
て、前述の電圧試験法で試験を行うことが可能である。
基本的に、ゲート１１０及び１２０の制御とは独立する
伝送ゲート１１２及び１１８の制御が与えられている。
を示し、該走査鎖７００には、クロック信号手段と機能
的に協働する選択手段７０２が設けられている。選択手
段７０２は、単相の相互相補形クロック信号Ｃ及びＣ
Ｂ、またはクロック信号Ｃ及び例えば、論理ハイレベル
または論理ローレベルの固定レベル電圧信号ＣＢを供給
するために、選択信号”Ｔｅｓｔ”を入力するための入
力７０４を持つ。後者の場合、前記鎖は、第１の実施例
を参照して説明した試験に従属させるために、当該デー
タに対して透過状態となる。この場合、入力６１２と出
力６１４との間にはインバータ対のみのカスケードが存
在することになるので、当該回路は純粋に組み合わせ的
であり、更に、丁度２つの試験サンプル、即ち入力６１
２における論理ローレベル及び論理ハイレベルを用い
て、前述の電圧試験法で試験を行うことが可能である。
基本的に、ゲート１１０及び１２０の制御とは独立する
伝送ゲート１１２及び１１８の制御が与えられている。
【００３１】図８は、走査鎖７００における複数のフリ
ップフロップ６０２乃至６１０に共通である、フリップ
フロップ６０６におけるクロック線８０２、８０４、８
０６及び８０８に対する相互接続の詳細な実施例８００
を示している。ここで、コストは図４の実施例に対して
大幅に削減されている。図４の場合、各順序論理回路、
即ち各フリップフロップには選択手段が設けられてい
る。一方、図８において、この選択手段はフリップフロ
ップ当たりの更なるインバータ８１０の代償で、クロッ
ク信号手段と機能的に統合するように修正される。
ップフロップ６０２乃至６１０に共通である、フリップ
フロップ６０６におけるクロック線８０２、８０４、８
０６及び８０８に対する相互接続の詳細な実施例８００
を示している。ここで、コストは図４の実施例に対して
大幅に削減されている。図４の場合、各順序論理回路、
即ち各フリップフロップには選択手段が設けられてい
る。一方、図８において、この選択手段はフリップフロ
ップ当たりの更なるインバータ８１０の代償で、クロッ
ク信号手段と機能的に統合するように修正される。
【００３２】第３実施例 本発明は、図６乃至図８を参照して説明したようなフリ
ップフロップの連結を有する走査パスを試験することに
対して特に有効的である。この走査パスの試験を以下の
ように更に詳細に考察する。
ップフロップの連結を有する走査パスを試験することに
対して特に有効的である。この走査パスの試験を以下の
ように更に詳細に考察する。
【００３３】図９は、走査鎖で使用する従来技術の走査
フリップフロップの典型的な実施例９００であり、図１
のフリップフロップ１００及び入力１２６に接続される
２−１マルチプレクサ９０２を有している。マルチプレ
クサ９０２は、制御信号ＳＥの制御の下で通常データＤ
Ｉと走査データＳＩとの間で選択を行うために伝送ゲー
ト対９０４及び９０６を有している。
フリップフロップの典型的な実施例９００であり、図１
のフリップフロップ１００及び入力１２６に接続される
２−１マルチプレクサ９０２を有している。マルチプレ
クサ９０２は、制御信号ＳＥの制御の下で通常データＤ
Ｉと走査データＳＩとの間で選択を行うために伝送ゲー
ト対９０４及び９０６を有している。
【００３４】図１０は、各々図９のフリップフロップ９
００と同様の、走査イン入力ＳＩと走査アウト出力ＳＯ
との間に配置される、複数のフリップフロップ１００
２、１００４、１００６、．．．、１００８を持つ従来
技術の走査パスを示す。フリップフロップ１００２乃至
１００８は、前述の制御信号ＳＥとクロック信号Ｃとク
ロック信号ＣＢＡＲとを並列に入力する。
００と同様の、走査イン入力ＳＩと走査アウト出力ＳＯ
との間に配置される、複数のフリップフロップ１００
２、１００４、１００６、．．．、１００８を持つ従来
技術の走査パスを示す。フリップフロップ１００２乃至
１００８は、前述の制御信号ＳＥとクロック信号Ｃとク
ロック信号ＣＢＡＲとを並列に入力する。
【００３５】図１１は、本発明による走査フリップフロ
ップ１１００を図示している。フリップフロップ１１０
０は、図９で説明したものと同様の２−１マルチプレク
サ９０２を有する。破線ブロック６０６は、図８におい
て説明した装置に対応している。動作を図１２を参照し
て説明する。
ップ１１００を図示している。フリップフロップ１１０
０は、図９で説明したものと同様の２−１マルチプレク
サ９０２を有する。破線ブロック６０６は、図８におい
て説明した装置に対応している。動作を図１２を参照し
て説明する。
【００３６】図１２は、自身のパスの試験を可能にする
ために、図１１に示される形式の複数の走査フリップフ
ロップ１２０２、１２０４、１２０６、．．．、１２０
８を有する走査パス１２００の第１の実施例を示してい
る。走査パス１２００は、概念的に前述した鎖７００と
同様である。この走査パスは、該走査パスの透過性を制
御する信号ＴＳ及びクロック信号Ｃを入力するクロック
発生器１２１０を介して制御される。通常モードと走査
モードとの間の選択は、制御信号ＳＥを介して実現され
る。信号ＴＳ及びＳＥが共にローレベルで上記クロック
が活性化する場合、前記パスは通常モードで動作する。
信号ＳＥがハイレベルの場合、走査モードが実行され
る。通常モード及び走査モードの両者において、フリッ
プフロップ１２０２乃至１２０８は相補形クロック信号
を入力し、順序論理回路を形成する。信号ＴＳ及びＳＥ
の両者がハイレベルの場合及び上記クロックがローレベ
ルで不活性化された場合、前記パスは図８で説明したよ
うに透過状態となり、このようにして試験モードを実行
する。走査フリップフロップ当たりの更なるインバータ
８１０及び更なる上記クロック信号の経路の代償で、こ
の走査パスをかなり容易な方法で試験できる。
ために、図１１に示される形式の複数の走査フリップフ
ロップ１２０２、１２０４、１２０６、．．．、１２０
８を有する走査パス１２００の第１の実施例を示してい
る。走査パス１２００は、概念的に前述した鎖７００と
同様である。この走査パスは、該走査パスの透過性を制
御する信号ＴＳ及びクロック信号Ｃを入力するクロック
発生器１２１０を介して制御される。通常モードと走査
モードとの間の選択は、制御信号ＳＥを介して実現され
る。信号ＴＳ及びＳＥが共にローレベルで上記クロック
が活性化する場合、前記パスは通常モードで動作する。
信号ＳＥがハイレベルの場合、走査モードが実行され
る。通常モード及び走査モードの両者において、フリッ
プフロップ１２０２乃至１２０８は相補形クロック信号
を入力し、順序論理回路を形成する。信号ＴＳ及びＳＥ
の両者がハイレベルの場合及び上記クロックがローレベ
ルで不活性化された場合、前記パスは図８で説明したよ
うに透過状態となり、このようにして試験モードを実行
する。走査フリップフロップ当たりの更なるインバータ
８１０及び更なる上記クロック信号の経路の代償で、こ
の走査パスをかなり容易な方法で試験できる。
【００３７】しかしながら、本発明に適合する試験を可
能にするために必要な、ハードウェアの総量が減少され
ることは依然魅力的であろう。
能にするために必要な、ハードウェアの総量が減少され
ることは依然魅力的であろう。
【００３８】図１３は、試験ハードウェアが減少された
走査パスで使用する、本発明による走査フリップフロッ
プ１３００を示す。走査フリップフロップ１３００は、
図１において説明した装置１００及び、信号ＴＣの制御
の下で入力ＤＩに与えられるデータかまたは入力ＳＩに
与えられる走査データを伝達するために相補制御される
伝送ゲート９０４及び９０６の対を有する経路指定装置
１３０２で構成される。経路指定装置１３０２は、図１
１におけるマルチプレクサ９０２と同一の構成要素を使
用する。しかしながら、経路指定装置１３０２における
ゲート９０４及び９０６は、上記マルチプレクサ９０２
の構成における同一の節点に接続されない。ゲート９０
４は、制御信号ＴＣの下で、入力信号ＳＩをゲート１１
０とインバータ１０６との間の節点１３０４に結合し、
これにより、ゲート１１０を選択的に短絡する。ゲート
９０６は、制御信号ＴＣの制御の下で、入力信号ＤＩを
上記装置１００の入力１２６に結合する。この実施は、
従来技術のフリップフロップ９００と同一で、同数の構
成要素を持ち、従来技術のフリップフロップ９００のマ
ルチプレクサ９０２に対してこれら入力信号のいくつか
の再経路指定のみが必要であることに注意されたい。
走査パスで使用する、本発明による走査フリップフロッ
プ１３００を示す。走査フリップフロップ１３００は、
図１において説明した装置１００及び、信号ＴＣの制御
の下で入力ＤＩに与えられるデータかまたは入力ＳＩに
与えられる走査データを伝達するために相補制御される
伝送ゲート９０４及び９０６の対を有する経路指定装置
１３０２で構成される。経路指定装置１３０２は、図１
１におけるマルチプレクサ９０２と同一の構成要素を使
用する。しかしながら、経路指定装置１３０２における
ゲート９０４及び９０６は、上記マルチプレクサ９０２
の構成における同一の節点に接続されない。ゲート９０
４は、制御信号ＴＣの下で、入力信号ＳＩをゲート１１
０とインバータ１０６との間の節点１３０４に結合し、
これにより、ゲート１１０を選択的に短絡する。ゲート
９０６は、制御信号ＴＣの制御の下で、入力信号ＤＩを
上記装置１００の入力１２６に結合する。この実施は、
従来技術のフリップフロップ９００と同一で、同数の構
成要素を持ち、従来技術のフリップフロップ９００のマ
ルチプレクサ９０２に対してこれら入力信号のいくつか
の再経路指定のみが必要であることに注意されたい。
【００３９】フリップフロップ１３００の通常モードの
データ経路は変化されずに、フリップフロップ９００と
同一である。故に、通常モードの設定及び保持時間は影
響を受けない。更に、このフリップフロップのクロック
経路も変化されず、故に、通常モードの動作は影響を受
けない。動作を図１４を参照して説明する。
データ経路は変化されずに、フリップフロップ９００と
同一である。故に、通常モードの設定及び保持時間は影
響を受けない。更に、このフリップフロップのクロック
経路も変化されず、故に、通常モードの動作は影響を受
けない。動作を図１４を参照して説明する。
【００４０】図１４は、ハードウェアの総量が減少され
た、本発明による走査パス１４００の他の実施例を示
す。走査パス１４００は、図１３に示される形式１３０
０のフリップフロップを構成ブロックとして使用し、走
査パス１２００と比較して余分な論理ゲートを必要とし
ない。更に、走査パス１２００におけるクロック信号の
余分な経路は、走査パス１４００において除去される。
走査パス１４００は、全て図１３に示される形式の複数
の走査フリップフロップ１４０２、１４０４、１４０
４、１４０６、．．．、１４０８及び、走査制御装置１
４１０を有している。走査制御装置１４１０は、フリッ
プフロップ１４０２乃至１４０８の前述の動作モードを
制御する。走査制御装置１４１０は、ローレベル及びハ
イレベルにおいて非同期的に制御され得る出力信号ＴＣ
を発生する。更に、この出力信号ＴＣは、クロック信号
Ｃ，制御信号ＳＥ及び制御信号ＴＳにより決定される、
入力デコード状態に依存するクロック信号として働くこ
とが可能である。通常モードと走査モードとの間の選択
は、制御信号ＳＥを介して実現される。制御信号ＴＳ
は、当該走査パスの透過性を制御する。制御信号ＴＳ及
びＳＥがローレベルでクロックが活性化している場合、
制御信号ＴＣは論理ローレベルであり、当該走査パスは
通常モードで動作する。制御信号ＴＳがローレベルであ
る場合及び、制御信号ＳＥがハイレベルでクロックが活
性化している場合、制御信号ＴＣは論理ハイレベルで走
査モードが選択される。制御信号ＴＳがハイレベル、制
御信号ＳＥがローレベル及びクロックが論理ハイレベル
に保たれる場合、試験モードが選択され、ＩDDQ試験に
対して全てのフリップフロップ１４０２乃至１４０８が
透過状態となる。このクロックは伝送ゲート１１２及び
１１８を導通状態に維持するために論理ハイレベルに保
たれるべきである。
た、本発明による走査パス１４００の他の実施例を示
す。走査パス１４００は、図１３に示される形式１３０
０のフリップフロップを構成ブロックとして使用し、走
査パス１２００と比較して余分な論理ゲートを必要とし
ない。更に、走査パス１２００におけるクロック信号の
余分な経路は、走査パス１４００において除去される。
走査パス１４００は、全て図１３に示される形式の複数
の走査フリップフロップ１４０２、１４０４、１４０
４、１４０６、．．．、１４０８及び、走査制御装置１
４１０を有している。走査制御装置１４１０は、フリッ
プフロップ１４０２乃至１４０８の前述の動作モードを
制御する。走査制御装置１４１０は、ローレベル及びハ
イレベルにおいて非同期的に制御され得る出力信号ＴＣ
を発生する。更に、この出力信号ＴＣは、クロック信号
Ｃ，制御信号ＳＥ及び制御信号ＴＳにより決定される、
入力デコード状態に依存するクロック信号として働くこ
とが可能である。通常モードと走査モードとの間の選択
は、制御信号ＳＥを介して実現される。制御信号ＴＳ
は、当該走査パスの透過性を制御する。制御信号ＴＳ及
びＳＥがローレベルでクロックが活性化している場合、
制御信号ＴＣは論理ローレベルであり、当該走査パスは
通常モードで動作する。制御信号ＴＳがローレベルであ
る場合及び、制御信号ＳＥがハイレベルでクロックが活
性化している場合、制御信号ＴＣは論理ハイレベルで走
査モードが選択される。制御信号ＴＳがハイレベル、制
御信号ＳＥがローレベル及びクロックが論理ハイレベル
に保たれる場合、試験モードが選択され、ＩDDQ試験に
対して全てのフリップフロップ１４０２乃至１４０８が
透過状態となる。このクロックは伝送ゲート１１２及び
１１８を導通状態に維持するために論理ハイレベルに保
たれるべきである。
【図１】図１は、従来技術の順序回路を示す。
【図２】図２は、本発明における原理を図示する。
【図３】図３は、本発明における原理を図示する。
【図４】図４は、本発明における回路装置の第１実施例
を示す。
を示す。
【図５】図５は、本発明における回路装置の第１実施例
を示す。
を示す。
【図６】図６は、従来の走査鎖を示す。
【図７】図７は、走査鎖に関する本発明における装置の
第２の実施例を示す。
第２の実施例を示す。
【図８】図８は、図７における回路の実施例を詳細に示
す。
す。
【図９】図９は、走査パスにおいて使用する従来技術の
走査フリップフロップを示す。
走査フリップフロップを示す。
【図１０】図１０は、従来技術の走査パスを示す。
【図１１】図１１は、本発明による走査フリップフロッ
プの実施例を詳細に示す。
プの実施例を詳細に示す。
【図１２】図１２は、本発明による走査パスの実施例を
詳細に示す。
詳細に示す。
【図１３】図１３は、本発明による走査フリップフロッ
プの他の実施例を詳細に示す。
プの他の実施例を詳細に示す。
【図１４】図１４は、本発明による走査パスの他の実施
例を詳細に示す。
例を詳細に示す。
１００…順序論理回路（マスタスレーブフリップフロッ
プ） １０２…ラッチ回路 １０４…
スレーブラッチ １１０、１１８…スイッチ（伝送ゲート対） １２２…
クロック入力 １２６…データ入力 ４００…
回路装置 ４０２、５００、７０２…選択手段 602,604,606,608,610…フリップフロップ ７００…
走査鎖 ９０２…マルチプレクサ 1100,1300…
走査フリップフロップ 1202,1204,1206,...,1208…走査フリップフロップ 121
0…クロック発生器
プ） １０２…ラッチ回路 １０４…
スレーブラッチ １１０、１１８…スイッチ（伝送ゲート対） １２２…
クロック入力 １２６…データ入力 ４００…
回路装置 ４０２、５００、７０２…選択手段 602,604,606,608,610…フリップフロップ ７００…
走査鎖 ９０２…マルチプレクサ 1100,1300…
走査フリップフロップ 1202,1204,1206,...,1208…走査フリップフロップ 121
0…クロック発生器
Claims (9)
- 【請求項１】機能的に協働する複数の論理段を持つ電子
装置において、順序論理回路または組み合わせ論理回路
を形成するために該複数の論理段を選択的に動作させる
ための選択手段を有することを特徴とする電子装置。 - 【請求項２】前記選択手段は、可逆的選択に適している
ことを特徴とする請求項１に記載の電子装置。 - 【請求項３】前記選択装置は、選択信号により制御可能
であることを特徴とする請求項１に記載の電子装置。 - 【請求項４】当該電子装置が、第１及び第２のスイッチ
の間に前記複数の論理段のうちの特定の一つが配置され
る信号パスを持ち、 前記選択手段は、上記第１及び第２のスイッチが同時に
導通することを回避するために互いに相補的に、または
これら第１及び第２のスイッチが共に少なくとも部分時
間的に導通するために一様に、該第１及び第２のスイッ
チを制御するように動作することを特徴とする請求項１
に記載の電子装置。 - 【請求項５】当該電子装置が、第１及び第２のクロック
信号を前記複数の論理段のうちの第１及び第２の論理段
に各々供給するためのクロック信号手段を持ち、 前記選択手段は、交互にまたは少なくとも部分時間的に
同時に前記第１及び第２の論理段を可能状態にするため
前記第１及び第２のクロック信号を供給するように前記
クロック信号手段を制御するためのクロック監視手段を
持つことを特徴とする請求項１に記載の電子装置。 - 【請求項６】前記クロック監視手段は、前記少なくとも
部分時間的に同時に可能にするため少なくとも前記第１
の論理段に一定の論理レベル信号を供給するように前記
クロック信号手段を制御することを特徴とする請求項５
に記載の電子装置。 - 【請求項７】前記複数の論理段は走査パスを形成し、 上記複数の論理段の各論理段は、 クロック制御されるマスタ伝送ゲートを持つマスタ部及
びクロック制御されるスレーブ伝送ゲートを持つスレー
ブ部を持つ走査フリップフロップと、 制御信号の制御の下で、データ入力を前記走査フリップ
フロップのスレーブの入力に結合するか、または走査入
力を各スレーブ伝送ゲートの間の節点に結合するように
上記走査フリップフロップに接続されるデータ経路指定
装置を有することを特徴とする請求項１に記載の電子装
置。 - 【請求項８】前記論理段は、双方向性バッファの間に結
合されることを特徴とする請求項１に記載の電子装置。 - 【請求項９】順序論理回路が設けられた電子装置を試験
する方法において、当該試験は、上記順序論理回路を可
逆的且つ機能的に組み合わせ論理回路に変換し、 上記組み合わせ論理回路に当該試験を実施することを特
徴とする試験方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93202027.4 | 1993-07-09 | ||
| EP93202027 | 1993-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146341A true JPH07146341A (ja) | 1995-06-06 |
| JP3618370B2 JP3618370B2 (ja) | 2005-02-09 |
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ID=8213972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18086494A Expired - Fee Related JP3618370B2 (ja) | 1993-07-09 | 1994-07-08 | 順序論理回路を組み合わせ論理回路に変換することにより試験を行う方法及び装置 |
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| Country | Link |
|---|---|
| US (1) | US6134688A (ja) |
| EP (1) | EP0633530B1 (ja) |
| JP (1) | JP3618370B2 (ja) |
| KR (1) | KR100350560B1 (ja) |
| DE (1) | DE69433542T2 (ja) |
| MY (1) | MY112568A (ja) |
| SG (1) | SG52788A1 (ja) |
| TW (1) | TW222725B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173426B1 (en) | 1997-02-24 | 2001-01-09 | Nec Corporation | Method of locating faults in LSI |
| KR102319127B1 (ko) * | 2020-07-14 | 2021-11-01 | 주식회사 엑시콘 | 비동기 패턴 데이터를 제공하는 피검사 디바이스 테스트 시스템 |
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| EP0786170A1 (en) * | 1995-08-14 | 1997-07-30 | Koninklijke Philips Electronics N.V. | Mos master-slave flip-flop with reduced number of pass gates |
| DE19742946C2 (de) * | 1997-09-29 | 2000-10-12 | Siemens Ag | Testschaltung auf einem Halbleiter-Chip |
| AU1726000A (en) * | 1998-11-13 | 2000-06-05 | Broadcom Corporation | Dynamic register with iddq testing capability |
| JP2002333462A (ja) * | 2001-05-08 | 2002-11-22 | Matsushita Electric Ind Co Ltd | 集積回路、及び集積回路のテスト方法 |
| KR20030006581A (ko) * | 2001-07-13 | 2003-01-23 | 주식회사 갓바위 | 천연물 배지로 배양된 홍국 및 홍국을 이용한 주류의제조방법 |
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| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
| CN104898038A (zh) * | 2015-05-26 | 2015-09-09 | 大连理工大学 | 一种利用扫描链获取芯片逻辑结构的方法 |
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1993
- 1993-07-28 TW TW082106032A patent/TW222725B/zh active
-
1994
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- 1994-07-05 SG SG1996009538A patent/SG52788A1/en unknown
- 1994-07-05 DE DE69433542T patent/DE69433542T2/de not_active Expired - Fee Related
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- 1994-07-07 MY MYPI94001772A patent/MY112568A/en unknown
- 1994-07-08 JP JP18086494A patent/JP3618370B2/ja not_active Expired - Fee Related
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1997
- 1997-11-26 US US09/551,153 patent/US6134688A/en not_active Expired - Lifetime
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