KR100524936B1 - 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법 - Google Patents

셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법 Download PDF

Info

Publication number
KR100524936B1
KR100524936B1 KR10-2002-0077033A KR20020077033A KR100524936B1 KR 100524936 B1 KR100524936 B1 KR 100524936B1 KR 20020077033 A KR20020077033 A KR 20020077033A KR 100524936 B1 KR100524936 B1 KR 100524936B1
Authority
KR
South Korea
Prior art keywords
input
signal
test
output
sbd
Prior art date
Application number
KR10-2002-0077033A
Other languages
English (en)
Other versions
KR20040049173A (ko
Inventor
서희영
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0077033A priority Critical patent/KR100524936B1/ko
Priority to US10/719,085 priority patent/US7323906B2/en
Publication of KR20040049173A publication Critical patent/KR20040049173A/ko
Application granted granted Critical
Publication of KR100524936B1 publication Critical patent/KR100524936B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer

Abstract

입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법이 개시된다. 본 발명에 의한 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼는 출력 드라이버, 입력 수신기, 제1 멀티플렉서 및 입력신호 발생회로를 구비하는 것을 특징으로 한다.
출력 드라이버는 출력 데이터 신호를 수신하여 입출력 노드로 출력한다. 입력 수신기는 입출력 노드에 입력되는 입력 데이터 신호와 출력 데이터 신호가 합쳐진 신호를 수신하여 소정의 기준 전압과 비교하여 출력한다. 제1 멀티플렉서는 소정의 기준전압 선택신호에 응답하여 기준 전압을 출력한다. 입력신호 발생회로는 테스트 모드에서 테스트용 입력신호를 발생하여 입력 데이터 신호로서 출력한다.
본 발명에 의한 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법은 셀프 테스트시 입력 신호를 발생하여 SBD 버퍼의 정확한 성능 테스트를 할 수 있는 장점이 있다.

Description

셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ＳＢＤ 버퍼 및 ＳＢＤ 버퍼의 셀프 테스트 방법{The simultaneous bi-directional buffer having input signal generation function for self test and the self testing method of the simultaneous bi-directional buffer}
본 발명은 반도체 장치의 데이터 입출력을 위한 SBD(Simultaneous Bi-Directional) 버퍼에 관한 것으로서, 특히, 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법에 관한 것이다.
최근, 반도체 장치가 고속화, 다기능화 및 고밀도화 되는 추세이다. 이와 같은 현상은 결과적으로 반도체 장치의 동작 주파수와 채널의 대역폭을 증가시키고, 입출력 단자수를 증가시켰다. 따라서, 반도체 칩의 효율적인 동작 주파수 제어, 채널 효율의 증대 및 입출력 단자의 효율적인 이용이 중요한 이슈가 되고 있다.
이와 같은 이유로 제안된 방식이 동시 양방향(Simultaneous Bi-Directional, 이하, SBD라 함)으로 신호를 전송하는 것이다. 즉, 하나의 채널을 이용하여 하나의 신호를 읽으면서, 동시에 다른 하나의 신호를 쓰는 것이다. 이러한 방식을 사용하면 동작 주파수의 변화 없이 채널의 대역폭은 두 배가 되고, 입출력 단자의 효율도 두 배 증가하게 된다. 이러한 동시 양방향 신호 전송을 위해, SBD 버퍼가 사용되는데, 상기 SBD 버퍼는 점대점(point-to-point) 방식으로 연결되는 그래픽 디램(graphic DRAM) 또는 확장이 요구되지 않는 캐쉬 메모리(cash memory) 등에 사용된다. 이러한 점대점 방식으로 연결되는 SBD 버퍼들의 일예가 도 1에 도시된다.
도 1은 일반적인 SBD 버퍼들의 연결 상태를 나타내는 블록도이다.
도 1에서, SBD 버퍼들(10, 20)의 입출력 단자들이 채널(30)에 의해 서로 연결되며, 상기 SBD 버퍼들(10, 20) 각각에는 소정의 기준 전압들(VrefH, VrefL)이 입력된다.
상기 SBD 버퍼(10)와 상기 SBD 버퍼(20)는 별개의 반도체 장치 내에 구비되며, 상기 기준 전압들(VrefH, VrefL)은 별도의 기준전압 발생회로(미도시)에 의해 발생된다.
상기와 같이 연결된 SBD 버퍼들(10, 20)간의 데이터 입출력 동작을 도 2를 참고하여 살펴보면 다음과 같다.
도 2는 도 1에 도시된 SBD 버퍼들의 출력 신호에 따른 입력 신호의 전압 레벨 변화를 나타낸다.
도 2에 도시된 입력 신호와 상기 SBD 버퍼들(10, 20)의 출력 신호의 관계를 표로 나타내면 다음과 같다.
OUT1 OUT2 IN1 IN2 전압
1 1 1 1 VDD
1 0 0 1 VDD/2
0 0 0 0 VSS
0 1 1 0 VDD/2
1 1 1 1 VDD
상기 [표 1]에서 알 수 있는 것과 같이, 상기 SBD 버퍼들(10, 20)의 출력 신호들(OUT1, OUT2)이 모두 "1"일 때, 입력 신호들(IN1, IN2)도 "1"이 되고, 이 때 상기 입력 신호들(IN1, IN2)의 전압 레벨은 "VDD"가 된다.
또, 상기 SBD 버퍼(10)의 출력 신호(OUT1)가 "1"이고, 상기 SBD 버퍼(20)의 출력 신호(OUT2)가 "0"일 때, 상기 입력 신호(IN1)는 "0"이고, 상기 입력 신호(IN2)은 "1"이다. 또, 이 때 상기 입력 신호들(IN1, IN2)의 전압 레벨은 "VDD/2"가 된다.
다음으로, 상기 출력 신호들(OUT1, OUT2)이 모두 "0"일 때, 상기 입력 신호들(IN1, IN2)도 모두 "0"이 되며, 이 때 상기 입력 신호들(IN1, IN2)의 전압 레벨은 "VSS"가 된다.
상기와 같이, SBD 버퍼들(10, 20)은 채널(30)을 통하여 동시 양방향으로 데이터 신호들을 전송하므로, 상기 SBD 버퍼들(10, 20)의 입력 신호들(IN1, IN2)은 출력 신호들(OUT1, OUT2)에 따라 세 개의 전압 레벨들(VDD, VDD/2, VSS) 중 하나의 전압 레벨로 된다.
따라서, 도 2와 같이, 상기 SBD 버퍼들(10, 20)은 입력 신호를 읽기 위해 두 개의 기준 전압들(VrefH, VrefL)을 사용한다. 여기에서, 상기 기준 전압(VrefH)의 전압 레벨은 3VDD/4이고, 상기 기준 전압(VrefL)의 전압 레벨은 VDD/4이다.
상기 SBD 버퍼의 동작을 도 3을 참고하여 상세히 설명하면 다음과 같다.
도 3은 도 1에 도시된 SBD 버퍼의 상세한 회로도이다.
도 3과 같이, SBD 버퍼(10)는 출력 드라이버(11), 멀티플렉서(12) 및 입력 수신기(13)를 구비한다.
상기 출력 드라이버(11)는 출력 데이터 신호(OUT)를 수신하여 입출력 노드(IO)로 출력하고, 상기 멀티플렉서(12)는 상기 출력 데이터 신호(OUT)에 응답하여 입력되는 기준 전압들(VrefH, VrefL) 중 하나를 출력한다.
여기에서, 상기 멀티플렉서(12)는 상기 출력 데이터 신호(OUT)가 "하이(HIGH)" 상태일 때, 상기 기준 전압(VrefH)을 출력하고, 상기 출력 데이터 신호(OUT)가 "로우(LOW)" 상태일 때, 상기 기준 전압(VrefL)을 출력한다.
상기 입력 수신기(13)는 상기 기준 전압(VrefH 또는 VrefL)과 상기 입출력 노드(IO)로부터 출력되는 입력 신호(INO)를 비교하여 출력한다.
상기와 같이 구성된 SBD 버퍼(10)의 동작을 도 4를 참고하여 설명하면 다음과 같다.
도 4는 도 3에 도시된 SBD 버퍼의 입력 신호의 파형을 나타내는 도면이다.
도 4와 같이, 상기 SBD 버퍼(10)의 출력 데이터 신호(OUT)가 "하이" 상태, 즉, VDD의 전압 레벨일 때, 상기 멀티플렉서(12)는 기준전압(VrefH)을 출력한다.
상기 출력 데이터 신호(OUT)가 "하이" 상태(VDD 전압 레벨)이므로, 상기 입출력 노드(IO)로 입력되는 입력 데이터 신호(DATA)가 "하이" 상태이면, 상기 입력 수신기(13)에 "하이" 상태의 입력 신호(INO)가 입력된다. 또, 상기 입력 데이터 신호(DATA)가 "로우" 상태(VSS 전압 레벨)이면, 상기 출력 신호(OUT)가 "하이" 상태이므로, 상기 입력 수신기(13)에는 "중간 전압 레벨(VDD/2)"의 상기 입력 신호(INO)가 입력된다.
상기 입력 수신기(13)는 상기 기준전압(VrefH)과 "하이" 상태 또는 "중간 전압 레벨"의 상기 입력 신호(INO)를 비교하여 출력하게 된다.
결국, 도 4의 "A"부분과 같이 입력 데이터 신호는 VDD와 VDD/2의 전압 레벨 범위 내에 존재하게 된다.
반대로, 상기 출력 데이터 신호(OUT)가 "로우" 상태(VSS 전압 레벨)일 때, 상기 멀티플렉서(12)는 기준전압(VrefL)을 출력한다.
상기 출력 데이터 신호(OUT)가 "로우" 상태이므로, 입출력 노드(IO)로 입력되는 상기 입력 데이터 신호(DATA)가 "하이" 상태이면, 상기 입력 수신기(13)에 "중간 전압 레벨(VDD/2)" 의 입력 신호(INO)가 입력된다. 또, 상기 입력 데이터 신호(DATA)가 "로우" 상태(VSS 전압 레벨)이면, 상기 입력 수신기(13)에 "로우" 상태(VSS)의 상기 입력 신호(INO)가 입력된다.
상기 입력 수신기(13)는 상기 기준전압(VrefL)에 "중간 전압 레벨(VDD/2)" 또는 "로우" 상태의 입력 신호(INO)를 비교하여 출력하게 된다.
결국, 도 4의 "B"부분과 같이 입력 신호(INO)는 VDD/2와 VSS의 전압 레벨 범위 내에 존재하게 된다. 상기와 같은 동작에 의해, SBD 버퍼는 하나의 채널을 통하여 데이터를 출력함과 동시에 입력할 수 있는 것이다.
상기와 같이, SBD 버퍼는 채널의 대역폭이나 반도체 칩의 핀 수를 감소시켜 패키지를 단순하게 할 수 있다. 그러나, 제품의 테스트를 위해서는 SBD 버퍼를 이용하여 제작된 테스트 기기를 이용해야 하는 문제가 있다. 또, SBD 버퍼와 같은 출력 버퍼 성능(출력 버퍼의 출력 임피던스, 출력 전류 등)과, 입력 버퍼 성능(입력 부하, 기준 전압 등)을 갖는 회로를 이용하여 테스트 기기가 제작되어야 하는 문제가 있다.
이러한 문제를 해결하기 위해 도입된 방법이 셀프 테스트 방법으로서, 그 일예가 도 5에 도시된다.
도 5는 종래 기술에 따른 셀프 테스트 회로를 구비하는 SBD 버퍼의 회로도이다.
도 5와 같이, 종래 기술에 따른 SBD 버퍼(40)는 출력 드라이버(41), 제1 멀티플렉서(42), 입력 수신기(43) 및 제2 멀티플렉서(44)를 구비한다.
상기 출력 드라이버(41)는 출력 데이터 신호(OUT)를 수신하여 입출력 노드(IO)로 출력하고, 상기 제1 멀티플렉서(42)는 제어신호(REFMOD)에 응답하여 상기 출력 데이터 신호(OUT) 또는 제어신호(REFDIR)를 기준전압 선택신호(REFSEL)로서 출력한다.
여기에서, 상기 제어신호(REFMOD)는 테스트 모드와 정상 동작 모드의 전환을 위한 제어신호로서, SBD 버퍼의 테스트 동작시 활성화되고 상기 정상 동작 모드시 비활성화 된다. 상기 제어신호(REFDIR)는 상기 출력 데이터 신호(OUT)의 전압 레벨과 동일하게 "하이" 또는 "로우" 상태로 변화되는 신호이다.
상기 제2 멀티플렉서(44)는 상기 기준전압 선택신호(REFSEL)에 응답하여 입력되는 기준 전압들(VrefH, VrefL) 중 하나를 출력한다.
여기에서, 상기 제2 멀티플렉서(44)는 상기 기준전압 선택신호(REFSEL)가 "하이(HIGH)" 상태일 때, 상기 기준 전압(VrefH)을 출력하고, 상기 기준전압 선택신호(REFSEL)가 "로우(LOW)" 상태일 때, 상기 기준 전압(VrefL)을 출력한다.
상기 입력 수신기(43)는 상기 기준 전압(VrefH 또는 VrefL)과 상기 입출력 노드(IO)로부터 출력되는 입력 신호(IN2)를 비교하여 출력한다.
여기에서, 상기 입력 신호(IN2)는 상기 출력 데이터 신호(OUT)와 패드(45)를 통하여 외부로부터 입력되는 입력 데이터 신호(IN1)가 합쳐진 신호이다.
상기와 같이 구성된 SBD 버퍼 회로의 셀프 테스트 동작을 살펴보면 다음과 같다.
먼저, 테스트 동작시 상기 제어신호(REFMOD)가 활성화되면, 상기 제1 멀티플렉서(42)는 상기 제어신호(REFDIR)를 상기 기준전압 선택신호(REFSEL)로서 출력한다.
여기에서, 상기 제어신호(REFDIR)가 상기 출력 데이터 신호(OUT)의 전압 레벨에 따라 변화됨에 따라 상기 기준전압 선택신호(REFSEL)의 전압 레벨 역시 변화되고, 그 결과 상기 제2 멀티플렉서(44)가 서로 다른 기준 전압을 출력한다.
이를 좀 더 상세히 설명하면, 상기 기준전압 선택신호(REFSE)는 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때, 상기 제2 멀티플렉서(44)가 기준 전압(VrefH)을 출력하도록 제어하고, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 제2 멀티플렉서(44)가 기준 전압(VrefL)을 출력하도록 제어한다.
다음으로, 상기 입력 수신기(43)가 상기 기준 전압(VrefH 또는 VrefL)과 상기 입출력 노드(IO)로부터 출력되는 입력 신호(IN2)를 비교하여 출력하는데, 테스트시 상기 입력 데이터 신호(IN1)가 입력되지 않기 때문에 상기 입력 신호(IN2)는 상기 출력 데이터 신호(OUT)만을 포함한다.
결국, 상기 입력 수신기(43)는 상기 출력 데이터 신호(OUT)의 전압 레벨과 동일하게 입력신호(IN3)를 출력하게 된다. 즉, 상기 출력 데이터 신호(OUT)가 "하이(VDD의 전압레벨)" 상태이면, "하이(VDD의 전압레벨)" 상태의 상기 입력신호(IN3)가 출력되고, 상기 출력 데이터 신호(OUT)가 "로우(VSS의 전압레벨)" 상태이면, "로우(VSS의 전압레벨)" 상태의 상기 입력신호(IN3)가 출력된다.
따라서, 상기와 같이 구성된 종래 기술에 따른 SBD 버퍼는 외부의 입력 데이터 신호를 배제한 상태에서 자신의 출력 데이터 신호만으로 테스트를 하기 때문에, 도 6에 도시된 것과 같이 전체 전압 레벨 범위의 정확한 성능 테스트가 불가능하다.
도 6은 도 5에 도시된 SBD 버퍼의 셀프 테스트시의 입력 신호의 파형을 나타내는 도면으로서, 외부의 입력 데이터 신호를 배제한 상태에서 자신의 출력 데이터 신호만으로 테스트 할 때의 입력 신호를 나타내는 것이다.
도 6과 같이, 외부 입력 데이터 신호가 없기 때문에 상기 출력 데이터 신호(OUT)가 "하이" 상태이면, 입력 신호도 "하이" 상태가 되고, 상기 출력 데이터 신호(OUT)가 "로우" 상태이면, 입력 신호도 "로우" 상태가 된다.
상기와 같이, 중간 전압 레벨(VDD/2)의 입력 신호가 배제된 상태에서 SBD 버퍼가 테스트되므로 정확한 성능 테스트가 불가능하다. 또, 상기 출력 데이터 신호에 따라 상기 기준 전압(VrefH 또는 VrefL)이 3VDD/4 또는 VDD/4의 전압 레벨로 되지만, 상기 입력 신호는 상기 출력 데이터 신호에 따라 "하이" 또는 "로우" 상태로 되므로, 입력 신호의 노이즈 마진(noise margin)은 실제 성능과 3배 가까이 차이가 발생하게 되는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 셀프 테스트시 입력 신호를 발생하여 SBD 버퍼의 정확한 성능 테스트를 할 수 있는 입력 신호 발생 기능을 가지는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼는 출력 드라이버, 입력 수신기, 제1 멀티플렉서 및 입력신호 발생회로를 구비하는 것을 특징으로 한다.
출력 드라이버는 출력 데이터 신호를 수신하여 입출력 노드로 출력한다. 입력 수신기는 입출력 노드에 입력되는 입력 데이터 신호와 출력 데이터 신호가 합쳐진 신호를 수신하여 소정의 기준 전압과 비교하여 출력한다. 제1 멀티플렉서는 소정의 기준전압 선택신호에 응답하여 기준 전압을 출력한다. 입력신호 발생회로는 테스트 모드에서 테스트용 입력신호를 발생하여 입력 데이터 신호로서 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼의 셀프 테스트 방법은, 입력신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼의 셀프 테스트 방법에 있어서,
(a) 출력 데이터 신호를 입출력 노드로 출력하는 단계;
(b) 소정의 기준전압 선택신호에 응답하여 기준 전압의 레벨을 선택하는 단계;
(c) 테스트 모드에서 소정의 테스트용 입력신호를 발생하여 상기 입출력 노드로 출력하는 단계; 및
(d) 상기 출력 데이터 신호와 상기 테스트용 입력신호가 합쳐진 신호를 상기 기준 전압에 비교하여 출력하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 7은 본 발명의 제1 실시예에 따른 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼의 회로도이다.
도 7과 같이, 본 발명의 일실시예에 따른 SBD 버퍼(100)는 입력신호 발생회로(110), 제1 출력 드라이버(120), 제1 멀티플렉서(130), 입력 수신기(140), 제2 멀티플렉서(150) 및 패드(PAD)(160)를 구비한다.
상기 입력신호 발생회로(110)는 제어신호(REFDIR2) 및 인에이블 신호(EN)에 응답하여 테스트용 입력 신호(IN_T1)를 입출력 노드(IO)로 출력한다.
상기 입력신호 발생회로(110)는 제3 멀티플렉서(111), 제2 출력 드라이버(112) 및 전송 게이트(113)를 구비한다.
상기 제3 멀티플렉서(111)는 상기 제어신호(REFDIR2)에 응답하여 내부 전압(VDD) 신호와 그라운드 신호 중 하나를 출력한다. 상기 제2 출력 드라이버(112)는 상기 제3 멀티플렉서(111)의 출력신호를 수신하여 상기 테스트용 입력신호(IN_T1)로 출력한다.
상기 전송 게이트(113)는 인에이블 신호(EN, /EN)가 활성화될 때 턴 온 되어 상기 테스트용 입력신호(IN_T1)를 상기 입출력 노드(IO)로 출력한다.
여기에서, 상기 제어신호(REFDIR2)와 상기 인에이블 신호(EN)는 SBD 버퍼의 테스트 동작시 인이에블되는 신호들로서, 별도의 제어회로(미도시)에 의해 외부에서 입력되는 신호들이다.
여기에서, 상기 입력신호 발생회로(110)는 상기 제3 멀티플렉서(111), 상기 제2 출력 드라이버(112) 및 상기 전송 게이트(113)로 실행되는 것을 예로서 설명하였으나, SBD 버퍼와 동일한 출력 버퍼 성능을 가지는 회로인 한 다양하게 변경될 수 있다.
상기 제1 출력 드라이버(120)는 출력 데이터 신호(OUT)를 수신하여 상기 입출력 노드(IO)로 출력한다. 상기 제1 멀티플렉서(130)는 테스트 동작시 테스트 모드 활성신호(REFMOD)에 응답하여 제어신호(REFDIR1)를 기준전압 선택신호(REFSEL)로서 출력한다. 또, 상기 제1 멀티플렉서(130)는 정상 동작시 상기 출력 데이터 신호(OUT)를 상기 기준전압 선택신호(REFSEL)로서 출력한다.
여기에서, 상기 테스트 모드 활성신호(REFMOD)는 테스트 동작시 활성화 되고, 상기 테스트 동작이 종료되면 비활성화 되는 신호이다. 또, 상기 제어신호(REFDIR1)는 상기 출력 데이터 신호(OUT)에 따라 "하이" 또는 "로우" 상태로 변화되는 신호이고, 상기 제어신호(REFDIR1)의 상태가 변화됨에 따라 상기 기준전압 선태신호(REFSEL) 역시 변화된다.
상기 기준전압 선택신호(REFSEL)는 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때 상기 제2 멀티플렉서(150)가 기준 전압들(VrefH)을 출력하도록 제어하고, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 제2 멀티플렉서(150)가 기준 전압(VrefL)을 출력하도록 제어한다.
여기에서, 상기 기준 전압(VrefH)은 3VDD/4의 전압 레벨을 가지며, 상기 기준 전압(VrefL)은 VDD/4의 전압 레벨을 갖는다.
상기 입력 수신기(140)는 상기 기준 전압(VrefH 또는 VrefL)과 상기 입출력 노드(IO)로부터 출력되는 입력 신호(IN_T2)를 비교하여 입력신호(IN)를 출력한다.
여기에서, 상기 입력 신호(IN_T2)는 상기 출력 데이터 신호(OUT)와 상기 테스트용 입력신호(IN_T1) 및 상기 패드(160)를 통하여 입력되는 입력 데이터 신호(IN_D)가 합쳐진 신호이다.
상기와 같이 구성된 SBD 버퍼(100)의 셀프 테스트 동작을 살펴보면 다음과 같다.
먼저, SBD 버퍼를 테스트하기 위해 상기 테스트 모드 활성신호(REFMOD) 및 상기 인에이블 신호(EN)가 활성화 된다.
상기 제1 멀티플렉서(130)는 상기 테스트 모드 활성신호(REFMOD)에 응답하여 상기 제어신호(REFDIR1)를 상기 기준전압 선택신호(REFSEL)로서 출력한다.
여기에서, 상기 제어신호(REFDIR1)는 상기 출력 데이터 신호(OUT)의 상태에 따라 변화된다.
또, 상기 기준전압 선택신호(REFSEL)에 응답하여 상기 제2 멀티플렉서(150)가 기준전압들(VrefH, VrefL) 중 하나를 출력한다. 여기에서, 상기 기준전압들(VrefH, VrefL)은 상기 기준전압 선택신호(REFSEL)의 상태에 따라 선택된다.
이를 좀 더 상세히 설명하면, 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때, 상기 제어신호(REFDIR1)가 "하이" 상태로 되어 상기 기준전압 선택신호(REFSEL)도 "하이" 상태로 된다.
상기 기준전압 선택신호(REFSEL)가 "하이" 상태로 됨에 따라 상기 제2 멀티플렉서(150)는 상기 기준전압(VrefH)을 출력한다.
반대로, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 제어신호(REFDIR1)가 "로우" 상태로 되어 상기 기준전압 선택신호(REFSEL)도 "로우" 상태로 된다.
상기 기준전압 선택신호(REFSEL)가 "로우" 상태로 됨에 따라 상기 제2 멀티플렉서(150)는 상기 기준전압(VrefL)을 출력한다.
결국, 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때, 상기 기준전압(VrefH)이 출력되고, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 기준전압(VrefL)이 출력된다.
여기에서, 상기 기준전압 선택신호(REFSEL)가 "하이" 상태일 때, 상기 제2 멀티플렉서(150)는 상기 기준전압(VrefH)을 출력하는 것으로 설명하였지만, 상기 기준전압 선택신호(REFSEL)가 "로우" 상태일 때, 상기 기준전압(VrefH)이 출력되도록 설정될 수도 있다.
상기 출력 데이터 신호(OUT)가 "하이" 상태인 경우를 예를 들어 설명하기로 한다.
상기 출력 데이터 신호(OUT)가 "하이" 상태이므로, 상기 제2 멀티플렉서(150)는 상기 기준전압(VrefH)을 출력한다.
또, 상기 제3 멀티플렉서(111)는 상기 제어신호(REFDIR2)에 응답하여 내부전압(VDD) 신호 또는 그라운드 신호 중 하나를 출력한다. 여기에서, 상기 제3 멀티플렉서(111)가 상기 내부전압(VDD) 신호를 출력하는 것을 예를 들어 설명하기로 한다.
상기 제2 출력 드라이버(112)는 상기 내부전압(VDD) 신호를 테스트용 입력신호(IN_T1)로서 출력한다. 이 때, 상기 전송 게이트(113)는 상기 인에이블 신호(EN, /EN)에 의해 턴 온 되어 상기 테스트용 입력신호(IN_T1)를 상기 입출력 노드(IO)로 출력한다.
테스트 동작시에 상기 패드(160)로부터 입력 데이터 신호(IN_D)가 입력되지 않기 때문에, 상기 입출력 노드(IO)에서 상기 출력 데이터 신호(OUT)와 상기 테스트용 입력신호(IN_T1)만이 합쳐져서 입력 신호(IN_T2)가 출력된다. 이 때의 상기 입력 신호(IN_T2)는 VDD의 전압 레벨을 갖는다.
상기 입력 수신기(140)는 상기 기준전압(VrefH)에 상기 입력 신호(IN_T2)를 비교하여 상기 입력신호(IN)를 출력한다.
다음으로, 상기 입력신호 발생회로(110)가 "로우" 상태의 테스트용 입력신호(IN_T1)를 출력하는 경우를 살펴보면 다음과 같다.
먼저, 상기 제3 멀티플렉서(111)는 상기 제어신호(REFDIR2)에 응답하여 그라운드 신호를 출력한다. 상기 제2 출력 드라이버(112)는 상기 그라운드 신호를 상기 테스트용 입력신호(IN_T1)로서 출력한다. 상기 전송 게이트(113)는 상기 인에이블 신호(EN, /EN)가 활성 상태이므로, 상기 테스트용 입력신호(IN_T1)를 상기 입출력 노드(IO)로 출력한다.
이 때에도, 상기 패드(160)로부터 입력 데이터 신호(IN_D)가 입력되지 않기 때문에, 상기 입출력 노드(IO)에서 상기 출력 데이터 신호(OUT)와 상기 테스트용 입력신호(IN_T1)만이 합쳐져서 입력 신호(IN_T2)가 출력된다. 이 때의 상기 입력 신호(IN_T2)는 VDD/2의 전압 레벨을 갖는다.
상기 입력 수신기(140)는 상기 기준전압(VrefH)에 상기 입력 신호(IN_T2)를 비교하여 상기 입력신호(IN)를 출력한다.
다음으로, 상기 출력 데이터 신호(OUT)가 "로우" 상태인 경우에는 상기 제어신호(REFDIR1)가 "로우" 상태로 되고, 상기 기준전압 선택신호(REFSEL)도 "로우" 상태로 된다. 상기 제1 멀티플렉서(130)는 상기 기준전압 선택신호(REFSEL)에 응답하여 상기 기준 전압(VrefL)을 출력한다.
상기 출력 데이터 신호(OUT)가 "로우" 상태에도 상기 출력 데이터 신호(OUT)가 "하이"인 상태와 동일하게, 상기 입력신호 발생회로(110)가 "하이" 또는 "로우" 상태의 테스트용 입력신호(IN_T1)를 출력하여, 상기 입출력 노드(IO)에서 VDD/2 또는 VSS 전압 레벨의 상기 입력 신호(IN_T2)가 발생된다.
도 8은 본 발명의 제2 실시예에 따른 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼의 회로도이다.
도 8과 같이, 본 발명의 제2 실시예에 따른 SBD 버퍼(200)는 입력신호 발생회로(210), 출력 드라이버(220), 제1 멀티플렉서(230), 입력 수신기(240), 제2 멀티플렉서(250) 및 패드(PAD)(260)를 구비한다.
여기에서, 상기 출력 드라이버(220)와, 상기 제1 멀티플렉서(230)와, 상기 입력 수신기(240) 및 상기 제2 멀티플렉서(250)의 구성 및 구체적인 동작 설명은, 도 7의 상기 제1 출력 드라이버(120)와, 상기 제1 멀티플렉서(130)와, 상기 입력 수신기(140) 및 상기 제2 멀티플렉서(150)와 동일하므로 생략하기로 한다.
상기 입력신호 발생회로(210)는 인에이블 신호(EN)에 응답하여 테스트용 입력 신호(IN_T1)를 입출력 노드(IO)로 출력한다.
상기 입력신호 발생회로(210)는 지연회로(211) 및 전송 게이트(212)를 구비한다.
상기 지연회로(211)는 상기 제1 출력 드라이버(220)를 통하여 출력되는 출력 데이터 신호(OUT)를 소정 시간 지연시켜 테스트용 입력신호(IN_T1)로 출력한다.
상기 전송 게이트(212)는 상기 인에이블 신호(EN, /EN)가 활성화될 때 턴 온 되어 상기 테스트용 입력신호(IN_T1)를 상기 입출력 노드(IO)로 출력한다.
여기에서, 상기 인에이블 신호(EN)는 SBD 버퍼의 테스트 동작시 인이에블되는 신호로서, 별도의 제어회로(미도시)에 의해 외부에서 입력되는 신호들이다.
도 8에서, 상기 입력신호 발생회로(210)는 상기 지연회로(211) 및 상기 전송 게이트(212)로 실행되는 것을 예로서 설명하였으나, SBD 버퍼와 동일한 출력 버퍼 성능을 가지는 회로인 한 다양하게 변경될 수 있다.
상기와 같이 구성된 SBD 버퍼(200)의 셀프 테스트 동작을 살펴보면 다음과 같다.
먼저, SBD 버퍼를 테스트하기 위해 상기 테스트 모드 활성신호(REFMOD) 및 상기 인에이블 신호(EN)가 활성화 된다.
상기 제1 멀티플렉서(230)는 상기 테스트 모드 활성신호(REFMOD)에 응답하여 상기 제어신호(REFDIR1)를 상기 기준전압 선택신호(REFSEL)로서 출력한다.
여기에서, 상기 제어신호(REFDIR1)는 상기 출력 데이터 신호(OUT)의 상태에 따라 변화된다.
또, 상기 기준전압 선택신호(REFSEL)에 응답하여 상기 제2 멀티플렉서(250)가 기준전압들(VrefH, VrefL) 중 하나를 출력한다. 여기에서, 상기 기준전압들(VrefH, VrefL)은 상기 기준전압 선택신호(REFSEL)의 상태에 따라 선택된다.
이를 좀 더 상세히 설명하면, 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때, 상기 제어신호(REFDIR1)가 "하이" 상태로 되어 상기 기준전압 선택신호(REFSEL)도 "하이" 상태로 된다.
상기 기준전압 선택신호(REFSEL)가 "하이" 상태로 됨에 따라 상기 제2 멀티플렉서(250)는 상기 기준전압(VrefH)을 출력한다.
반대로, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 제어신호(REFDIR1)가 "로우" 상태로 되어 상기 기준전압 선택신호(REFSEL)도 "로우" 상태로 된다.
상기 기준전압 선택신호(REFSEL)가 "로우" 상태로 됨에 따라 상기 제2 멀티플렉서(250)는 상기 기준전압(VrefL)을 출력한다.
결국, 상기 출력 데이터 신호(OUT)가 "하이" 상태일 때, 상기 기준전압(VrefH)이 출력되고, 상기 출력 데이터 신호(OUT)가 "로우" 상태일 때, 상기 기준전압(VrefL)이 출력된다.
여기에서, 상기 기준전압 선택신호(REFSEL)가 "하이" 상태일 때, 상기 제2 멀티플렉서(250)는 상기 기준전압(VrefH)을 출력하는 것으로 설명하였지만, 상기 기준전압 선택신호(REFSEL)가 "로우" 상태일 때, 상기 기준전압(VrefH)이 출력되도록 설정될 수도 있다.
상기 출력 데이터 신호(OUT)가 "하이" 상태인 경우를 예를 들어 설명하기로 한다.
상기 출력 데이터 신호(OUT)가 "하이" 상태이므로, 상기 제1 멀티플렉서(230)는 상기 기준전압(VrefH)을 출력한다.
또, 상기 지연회로(211)는 상기 출력 데이터 신호(OUT)를 소정 시간 동안 지연시켜 상기 테스트용 입력신호(IN_T1)로서 출력한다. 이 때, 상기 전송 게이트(212)는 상기 인에이블 신호(EN, EN)에 의해 턴 온 되어 상기 테스트용 입력신호(IN_T1)를 상기 입출력 노드(IO)로 출력한다.
테스트 동작시에 상기 패드(260)로부터 입력 데이터 신호(IN_D)가 입력되지 않기 때문에, 상기 입출력 노드(IO)에서 상기 출력 데이터 신호(OUT)와 상기 테스트용 입력신호(IN_T1)만이 합쳐지고, 그 합쳐진 신호가 입력 신호(IN_T2)로서 출력된다. 이 때의 상기 입력 신호(IN_T2)는 VDD의 전압 레벨을 갖는다.
상기 입력 수신기(140)는 상기 기준전압(VrefH)에 상기 입력 신호(IN_T2)를 비교하여 상기 입력신호(IN)를 출력한다.
다음으로, 상기 출력 데이터 신호(OUT)가 "하이" 상태에서 소정 시간이 경과된 후 "로우" 상태로 변화되는 경우를 살펴보면 다음과 같다.
상기 지연회로(211)는 이전의 상기 출력 데이터 신호(OUT), 즉, "하이" 상태의 상기 출력 데이터 신호(OUT)를 지연시켜 상기 테스트용 입력신호(IN_T1)로 출력한다.
결국, 상기 출력 데이터 신호(OUT)는 "로우" 상태로, 상기 테스트용 입력신호(IN_T1)는 "하이" 상태로 상기 입출력 노드(IO)에 입력된다.
테스트 동작시에 상기 패드(260)로부터 입력 데이터 신호(IN_D)가 입력되지 않기 때문에, 상기 입출력 노드(IO)에서 상기 출력 데이터 신호(OUT)와 상기 테스트용 입력신호(IN_T1)만이 합쳐지고, 그 합쳐진 신호가 입력 신호(IN_T2)로서 출력된다. 이 때의 상기 입력 신호(IN_T2)는 VDD/2의 전압 레벨을 갖는다.
따라서, 상기 출력 데이터 신호(OUT)가 "하이" 상태에서 "로우" 상태로 변화될 때, 상기 입출력 노드(IO)에서 VDD 또는 VDD/2 전압 레벨의 상기 입력 신호(IN_T2)가 발생된다
반대로, 상기 출력 데이터 신호(OUT)가 "로우" 상태에서 "하이" 상태로 변화될 때의 셀프 테스트 동작을 살펴보면 다음과 같다.
상기 입출력 노드(IO)에 "로우" 상태의 상기 출력 데이터 신호(OUT)와 "로우" 상태의 상기 테스트용 입력신호(IN_T1)가 입력되는 첫 번째 경우와, "하이" 상태의 상기 출력 데이터 신호(OUT)와 "로우" 상태의 상기 테스트용 입력신호(IN_T1)가 입력되는 두 번째 경우가 고려될 수 있다.
상기 첫 번째 경우에는 상기 입출력 노드(IO)로부터 VSS 전압 레벨의 상기 입력 신호(IN_T2)가 출력되고, 상기 두 번째 경우에는 상기 입출력 노드(IO)로부터 VDD/2 전압 레벨의 상기 입력 신호(IN_T2)가 출력된다.
상기 입력 수신기(240)는 상기 기준전압(VrefH) 또는 상기 기준전압(VrefL)에 상기 입력 신호(IN_T2)를 비교하여 상기 입력신호(IN)를 출력한다.
상기와 같이, 본 발명에 따른 SBD 버퍼의 회로에 의하면, 입력신호 발생회로에 의해 테스트 되는 반도체 장치의 SBD 버퍼가 실제로 다른 반도체 장치의 SBD 버퍼와 점대점 방식으로 연결된 상태와 동일한 입출력 조건에서 테스트 되므로, 정확한 SBD 버퍼의 성능 테스트를 할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 일실시예에 따른 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 반도체 장치의 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법에 의하면, 셀프 테스트시 입력 신호를 발생하여 SBD 버퍼의 정확한 성능 테스트를 할 수 있는 효과가 있다.
도 1은 일반적인 SBD 버퍼들의 연결 상태를 나타내는 블록도이다.
도 2는 도 1에 도시된 SBD 버퍼들의 출력 신호에 따른 입력 신호의 전압 레벨 변화를 나타내는 도면이다.
도 3은 도 1에 도시된 SBD 버퍼의 상세한 회로도이다.
도 4는 도 3에 도시된 SBD 버퍼의 입력 신호의 파형을 나타내는 도면이다.
도 5는 종래 기술에 따른 셀프 테스트 회로를 포함하는 SBD 버퍼의 회로도이다.
도 6은 도 5에 도시된 SBD 버퍼의 셀프 테스트시의 입력 신호의 파형을 나타내는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼의 회로도이다.
도 8은 본 발명의 제2 실시예에 따른 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼의 회로도이다.

Claims (13)

  1. 출력 데이터 신호를 수신하여 입출력 노드로 출력하는 출력 드라이버;
    상기 입출력 노드에 입력되는 입력 데이터 신호와 상기 출력 데이터 신호가 합쳐진 신호를 수신하여 소정의 기준 전압과 비교하여 출력하는 입력 수신기;
    테스트 모드에서 활성화되는 테스트 모드 활성신호에 응답하여 상기 출력 데이터 신호와 제1 제어 신호 중의 어느 하나를 기준 전압 선택 신호로 출력하는 제1 멀티플렉서
    상기 기준 전압 선택 신호에 응답하여 상기 기준 전압을 출력하는 제2 멀티플렉서; 및
    상기 테스트 모드에서 테스트용 입력 신호를 발생하여 상기 입력 데이터 신호로서 출력하는 입력 신호 발생 회로를 구비하는 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  2. 제1항에 있어서, 상기 제1 제어 신호는,
    상기 출력 데이터 신호의 로직 레벨에 따라 동일한 로직 레벨로 발생되는 신호인 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  3. 삭제
  4. 제1항에 있어서, 상기 입력신호 발생회로는,
    제2 제어신호에 응답하여 내부전압과 그라운드 전압 중 어느 하나의 전압 레벨을 가지는 신호를 출력하는 멀티플렉서;
    상기 멀티플렉서의 출력신호를 수신하여 상기 테스트용 입력신호로서 상기 입출력 노드로 출력하는 출력 드라이버; 및
    상기 출력 드라이버와 상기 입출력 노드 사이에 연결되고, 상기 테스트 모드에서 활성화되는 인에이블 신호에 응답하여 스위칭 제어되며, 상기 테스트용 입력신호를 상기 입출력 노드로 출력하는 스위칭 수단을 구비하는 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  5. 제1항에 있어서, 상기 입력신호 발생회로는,
    상기 출력 데이터 신호를 소정 시간 지연시켜 상기 테스트용 입력신호로서 상기 입출력 노드로 출력하는 지연회로; 및
    상기 지연회로와 상기 입출력 노드 사이에 연결되고, 상기 테스트 모드에서 활성화되는 인에이블 신호에 응답하여 스위칭 제어되며, 상기 테스트용 입력신호를 상기 입출력 노드로 출력하는 스위칭 수단을 구비하는 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  6. 삭제
  7. 제1항에 있어서, 상기 입력 수신기로 입력되는 신호는,
    테스트 동작시 상기 출력 데이터 신호와 상기 테스트용 입력신호의 전압 레벨들에 따라 전압 레벨이 변화되는 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  8. 제7항에 있어서, 상기 입력 수신기로 입력되는 신호는,
    테스트 동작시 내부전압, 상기 내부전압의 1/2 및 그라운드 전압 중 어느 하나의 전압 레벨을 가지는 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  9. 제1항에 있어서, 상기 기준 전압은,
    내부전압의 3/4 또는 상기 내부전압의 1/4 중 어느 하나인 것을 특징으로 하는 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼.
  10. 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 SBD 버퍼의 셀프 테스트 방법에 있어서,
    (a) 출력 데이터 신호를 입출력 노드로 출력하는 단계;
    (b) 소정의 기준전압 선택신호에 응답하여 기준 전압의 레벨을 선택하는 단계;
    (c) 테스트 모드에서 소정의 테스트용 입력신호를 발생하여 상기 입출력 노드로 출력하는 단계; 및
    (d) 상기 출력 데이터 신호와 상기 테스트용 입력신호가 합쳐진 신호를 상기 기준 전압에 비교하여 출력하는 단계를 포함하는 것을 특징으로 하는 SBD 버퍼의 셀프 테스트 방법.
  11. 제10항에 있어서, 상기 테스트용 입력신호는,
    내부전압과 그라운드 전압 중 어느 하나의 전압 레벨을 가지는 것을 특징으로 하는 SBD 버퍼의 셀프 테스트 방법.
  12. 제10항에 있어서, 상기 출력 데이터 신호와 상기 테스트용 입력신호가 합쳐진 신호는,
    내부전압, 상기 내부전압의 1/2 및 그라운드 전압 중 어느 하나의 전압 레벨을 가지는 것을 특징으로 하는 SBD 버퍼의 셀프 테스트 방법.
  13. 제10항에 있어서, 상기 기준 전압은,
    내부전압의 3/4 또는 상기 내부전압의 1/4 중 어느 하나인 것을 특징으로 하는 SBD 버퍼의 셀프 테스트 방법.
KR10-2002-0077033A 2002-12-05 2002-12-05 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법 KR100524936B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0077033A KR100524936B1 (ko) 2002-12-05 2002-12-05 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법
US10/719,085 US7323906B2 (en) 2002-12-05 2003-11-21 Simultaneous bi-directional buffer including self-test circuit having function of generating input signal and self testing method of the simultaneous bi-directional buffer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0077033A KR100524936B1 (ko) 2002-12-05 2002-12-05 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법

Publications (2)

Publication Number Publication Date
KR20040049173A KR20040049173A (ko) 2004-06-11
KR100524936B1 true KR100524936B1 (ko) 2005-10-31

Family

ID=32464520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0077033A KR100524936B1 (ko) 2002-12-05 2002-12-05 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법

Country Status (2)

Country Link
US (1) US7323906B2 (ko)
KR (1) KR100524936B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004025984A1 (de) * 2004-05-26 2005-12-15 Sms Demag Ag Verfahren und Einrichtung für die Montage und für Funktionsprüfung von Walzarmaturen in Walzgerüsten oder in Walzstraßen, wie bspw. Tandemwalzstraßen
US7519888B2 (en) * 2005-09-12 2009-04-14 Virage Logic Corporation Input-output device testing
US7616036B1 (en) 2005-09-12 2009-11-10 Virage Logic Corporation Programmable strobe and clock generator
KR101008229B1 (ko) * 2009-10-01 2011-01-17 엘아이지넥스원 주식회사 디스크리트 신호 입력 회로 및 동작 방법
US10732654B2 (en) * 2018-05-16 2020-08-04 Texas Instruments Incorporated Automatic input/output voltage control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016134A (ko) * 1993-07-09 1996-05-22 에프. 제이. 스미트 순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법
US6348811B1 (en) * 2000-06-28 2002-02-19 Intel Corporation Apparatus and methods for testing simultaneous bi-directional I/O circuits
US6348826B1 (en) * 2000-06-28 2002-02-19 Intel Corporation Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same
US6408410B1 (en) * 1997-06-13 2002-06-18 Intel Corporation Method and apparatus for built in self-test of buffer circuits for speed related defects

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621739A (en) * 1996-05-07 1997-04-15 Intel Corporation Method and apparatus for buffer self-test and characterization
KR100295427B1 (ko) * 1999-04-14 2001-07-12 정명식 임피던스가 정합된 전류모드 양방향 입출력 버퍼

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016134A (ko) * 1993-07-09 1996-05-22 에프. 제이. 스미트 순차 논리 회로를 구비한 전자 장치 및 그것의 테스트 방법
US6408410B1 (en) * 1997-06-13 2002-06-18 Intel Corporation Method and apparatus for built in self-test of buffer circuits for speed related defects
US6348811B1 (en) * 2000-06-28 2002-02-19 Intel Corporation Apparatus and methods for testing simultaneous bi-directional I/O circuits
US6348826B1 (en) * 2000-06-28 2002-02-19 Intel Corporation Digital variable-delay circuit having voltage-mixing interpolator and methods of testing input/output buffers using same

Also Published As

Publication number Publication date
US7323906B2 (en) 2008-01-29
KR20040049173A (ko) 2004-06-11
US20040109464A1 (en) 2004-06-10

Similar Documents

Publication Publication Date Title
US7002364B2 (en) Semiconductor device for reducing the number of probing pad used during wafer test and method for testing the same
US6944737B2 (en) Memory modules and methods having a buffer clock that operates at different clock frequencies according to the operating mode
US6518808B2 (en) Slew rate adjusting circuit and semiconductor device
KR101605747B1 (ko) 물리적으로 공유된 데이터 패스를 구비하는 반도체 메모리 장치 및 이에 대한 테스트 장치
US6489832B1 (en) Chip information output circuit
KR100829787B1 (ko) 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
US7451360B2 (en) Method for monitoring an internal control signal of a memory device and apparatus therefor
KR100524936B1 (ko) 셀프 테스트를 위한 입력 신호 발생 기능을 갖는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법
US20020006066A1 (en) Testable nonvolatile semiconductor device
US6014341A (en) Synchronous-type semiconductor storage
US6711077B2 (en) Wafer burn-in test and wafer test circuit
US11183980B1 (en) Power amplifier having a spread of graded outputs
US6885595B2 (en) Memory device
KR20050067813A (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
US7454672B2 (en) Semiconductor memory device testable with a single data rate and/or dual data rate pattern in a merged data input/output pin test mode
US6507801B1 (en) Semiconductor device testing system
US6158029A (en) Method of testing an integrated circuit having a memory and a test circuit
KR100594204B1 (ko) 공동 패드를 구비한 반도체장치의 입력회로
US6320805B1 (en) Semiconductor device with external pins
US20020149013A1 (en) Semiconductor device with test mode
KR100365562B1 (ko) 반도체 기억소자의 테스트회로
KR100194201B1 (ko) 반도체 메모리 장치의 테스트 회로
US6412085B1 (en) Method and apparatus for a special stress mode for N-NARY logic that initializes the logic into a functionally illegal state
US20060004972A1 (en) Semiconductor memory device and method of testing the same
KR100213216B1 (ko) 동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee