KR101008229B1 - 디스크리트 신호 입력 회로 및 동작 방법 - Google Patents

디스크리트 신호 입력 회로 및 동작 방법 Download PDF

Info

Publication number
KR101008229B1
KR101008229B1 KR1020090093849A KR20090093849A KR101008229B1 KR 101008229 B1 KR101008229 B1 KR 101008229B1 KR 1020090093849 A KR1020090093849 A KR 1020090093849A KR 20090093849 A KR20090093849 A KR 20090093849A KR 101008229 B1 KR101008229 B1 KR 101008229B1
Authority
KR
South Korea
Prior art keywords
input
voltage
discrete signal
discrete
signal
Prior art date
Application number
KR1020090093849A
Other languages
English (en)
Inventor
김정열
온새움
Original Assignee
엘아이지넥스원 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘아이지넥스원 주식회사 filed Critical 엘아이지넥스원 주식회사
Priority to KR1020090093849A priority Critical patent/KR101008229B1/ko
Application granted granted Critical
Publication of KR101008229B1 publication Critical patent/KR101008229B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 디스크리트 신호 입력 회로 및 동작 방법에 관한 것으로서, 보다 상세하게는, 본 발명은 회로의 끝단에서 디스크리트 신호를 입력받는 동안에도 BIT(Built in test)를 수행하며, 다양한 종류의 디스크리트 신호에 적용 가능한 디스크리트 신호 입력 회로 및 동작 방법에 관한 것이다.
본 발명에 따른 디스크리트 신호 입력 회로의 일례는 전원 제어 신호에 따라 BIT(Built In Test)를 수행하기 위한 BIT 전원 또는 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기준전압 출력부; 디스크리트 신호를 입력받아 출력하는 디스크리트 입력부; 및 제 1 입력부와 제 2 입력부를 포함하며, 제 1 입력부는 기준전압 출력부에 연결되어 기준 전압을 입력받고 제 2 입력부는 디스크리트 입력부에 연결되어 디스크리트 신호를 입력받아, 기준 전압과 디스크리트 신호의 전압의 크기를 비교하여, 제 1 입력부로 BIT 전원이 기준 전압으로 입력된 경우 직류 신호를 출력하거나 제 1 입력부로 정상 전원이 기준 전압으로 입력된 경우 디스크리트 신호가 역변환된 신호를 출력하는 비교부;를 포함한다.
디스크리트 신호, BIT, 기준 전압

Description

디스크리트 신호 입력 회로 및 동작 방법{Discrete signal input circuit and driving method}
본 발명은 디스크리트 신호 입력 회로 및 동작 방법에 관한 것으로서, 보다 상세하게는, 본 발명은 회로의 끝단에서 디스크리트 신호를 입력받는 동안에도 BIT(Built in test)를 수행하며, 다양한 종류의 디스크리트 신호에 적용 가능한 디스크리트 신호 입력 회로 및 동작 방법에 관한 것이다.
디스크리트 신호 입력 회로라 함은 제어 신호인 아나로그 신호가 샘플링(Sampling)된 디스크리트(Discrete) 신호를 입력받아 디지털(Digital) 신호로 변환하여 후단에 배치되는 회로를 제어하는 회로이다.
이와 같은 디스크리트 신호 입력 회로는 일반적으로 디스크리트 신호 입력의 판단 기준이 되는 기준 전압이 고정되어 있어, 회로의 끝 단에서 BIT(Built in test)를 실시하지 못하는 문제점이 있었다.
또한, 이와 같은 디스크리트 신호 입력 회로는 일반적으로 기준 전압이 고정 되어 있어, 회로의 끝단에서 BIT를 실시한다고 하더라도, 디스크리트 신호가 입력 되는 동안에는 입력되는 디스크리트 신호의 영향으로 BIT를 실시할 수 없는 문제점이 있었다.
본 발명은 디스크리트 신호 입력회로를 개선함으로써, 회로의 끝단에서 디스크리트 신호를 입력받는 동안에도 BIT(Built in test)를 수행하며, 다양한 종류의 디스크리트 신호에 적용 가능한 디스크리트 신호 입력 회로 및 동작 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 따른 디스크리트 신호 입력 회로의 일례는 전원 제어 신호에 따라 BIT(Built In Test)를 수행하기 위한 BIT 전원 또는 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기준전압 출력부; 디스크리트 신호를 입력받아 출력하는 디스크리트 입력부; 및 제 1 입력부와 제 2 입력부를 포함하며, 제 1 입력부는 기준전압 출력부에 연결되어 기준 전압을 입력받고 제 2 입력부는 디스크리트 입력부에 연결되어 디스크리트 신호를 입력받아, 기준 전압과 디스크리트 신호의 전압의 크기를 비교하여, 기준전압이 디스크리트 신호의 최고 전압보다 높거나 디스크리트 신호의 최저 전압보다 낮다고 판단되면 제 1 입력부로 BIT 전원이 기준 전압으로 입력되었다고 결정하여 직류 신호를 출력하고, 기준전압이 디스크리트 신호의 최고 전압과 최소 전압 사이에 있다고 판단되면 제 1 입력부로 상기 정상 전원이 기준 전압으로 입력되었다고 결정하여 디스크리트 신호가 반전된 신호를 출력하는 비교부;를 포함한다.
여기서, 제 1 입력부로 입력되는 BIT 전원은 제 1 BIT 전원과 제 2 BIT 전원을 포함하며, 제 1 BIT 전원은 디스크리트 신호의 최고 전압보다 높은 전압을 가지며, 제 2 BIT 전원은 디스크리트 신호의 최저 전압보다 작은 그라운드 레벨의 전압(GND)을 가질 수 있다.
또한, 전원 제어 신호는 제 1 전원 제어 신호와 제 2 전원 제어 신호를 포함하며, 기준전압 출력부는 제 1 전원 제어 신호가 High상태인 경우 턴 온(Turn On)되며, 제 1 입력부로 제 2 BIT 전원이 기준 전압으로 출력되도록 제어하는 제 1 스위치; 제 2 전원 제어 신호가 High상태인 경우 턴 온(Turn On)되며, 제 1 스위치가 턴 오프(Turn Off)된 상태에서 제 1 입력부로 제 1 BIT 전원이 기준 전압으로 출력되도록 제어하는 제 2 스위치; 및 제 1 전원 제어 신호와 제 2 전원 제어 신호가 Low상태인 경우 턴온(Turn On)되며, 제 1 스위치와 제 2 스위치가 턴 오프(Turn Off)된 상태에서 제 1 입력부로 정상 전원이 기준 전압으로 출력되도록 제어하는 제 3 스위치;를 포함할 수 있다.
또한, 디스크리트 입력부로 입력되는 디스크리트 신호는 (1)오픈(Open) 입력과 그라운드(GND) 입력, (2)정극성 입력과 오픈(Open) 입력 또는 (3) 정극성 입력과 그라운드(GND) 입력 중 어느 하나를 포함하며, 여기서, 오픈 입력은 디스크리트 신호의 입력이 무전원 상태로 입력되는 것이고, 그라운드 입력은 그라운드 레벨의 전압(GND)이 입력되는 것이며, 정극성 입력은 미리 결정된 정극성 전압이 디스크리 트 신호로 입력될 수 있다.
또한, 디스크리트 입력부는 일단으로 미리 결정된 한계 전압 이상의 디스크리트 신호가 입력되는 경우 타단으로 한계 전압이 출력되도록 하는 역입력 보호부;를 포함할 수 있다.
또한, 디스크리트 입력부는 역입력 보호부 후단에 병렬 연결되어, 역입력 보호부로 오픈 입력이 입력되는 경우 미리 결정된 정극성의 컷 오프 전압이 출력되도록 하는 컷오프 전압 공급부;를 더 포함할 수 있다.
또한, 비교부는 디스크리트 입력부에 포함되는 역입력 보호부 및 컷 오프 전압 공급부에 공통 연결된 역전류 방지 다이오드와 복수 개의 저항을 포함하며, 디스크리트 입력부를 통하여 입력된 디스크리트 신호의 전압 레벨에 따라 디스크리트 신호의 전압 레벨을 하강시키거나 상승시키는 전압 회로부; 및 제 1 입력부와 제 2 입력부를 포함하며, 기준전압 출력부로부터 제 1 입력부로 입력되는 기준 전압이 전압 회로부로부터 제 2 입력부로 입력되는 디스크리트 신호의 전압 레벨보다 더 큰 경우 High 신호를, 더 작은 경우 Low 신호를 출력하는 OP AMP부;를 포함할 수 있다.
또한, 비교부의 제 1 입력부에 정상 전원이 기준 전압으로 출력되는 경우, 제 1 입력부의 기준 전압 레벨은 제 2 입력부로 출력되는 디스크리트 신호의 최고 최소 전압레벨의 사이 값을 갖도록 할 수 있다.
또한, 비교부의 제 1 입력부에 제 1 BIT 전원이 기준 전압으로 출력되는 경우, 제 1 입력부의 기준 전압 레벨은 제 2 입력부로 출력되는 디스크리트 신호의 최고 전압레벨보다 큰 값을 갖도록 할 수 있다.
또한, 비교부의 제 1 입력부에 제 2 BIT 전원이 기준 전압으로 출력되는 경우, 제 1 입력부의 기준 전압 레벨은 제 2 입력부로 출력되는 디스크리트 신호의 최소 전압보다 작은 값을 갖도록 할 수 있다.
또한, 본 발명에 따른 디스크리트 신호 입력 회로의 동작방법의 일례는 전원 제어 신호에 따라 BIT(Built In Test)를 수행하기 위한 BIT 전원 또는 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기준전압 출력단계; 디스크리트 신호를 입력받아 출력하는 디스크리트 입력단계; 및 기준전압 출력단계로부터 기준 전압을 입력받고 디스크리트 입력단계로부터 디스크리트 신호를 입력받아, 기준 전압과 디스크리트 신호의 전압의 크기를 비교하여 BIT 전원이 기준 전압으로 입력된 경우 직류 신호를 출력하거나 정상 전원이 기준 전압으로 입력된 경우 디스크리트 신호가 역변환된 신호를 출력하는 비교단계;를 포함한다.
여기서, 디스크리트 입력단계는 미리 결정된 한계 전압 이상의 디스크리트 신호가 입력되는 경우 한계 전압이 출력되도록 하는 역입력 보호단계;를 포함할 수 있다.
또한, 디스크리트 입력단계는 디스크리트 신호의 입력이 무전원 상태인 오픈 입력인 경우 미리 결정된 정극성의 컷 오프 전압이 출력되도록 하는 컷오프 전압 공급단계;를 더 포함할 수 있다.
또한, 비교단계는 디스크리트 입력단계를 통하여 입력된 디스크리트 신호의 전압 레벨에 따라 디스크리트 신호의 전압 레벨을 하강시키거나 상승시키는 전압 조정단계; 및 기준전압출력단계로부터 출력되는 기준 전압이 전압 조정단계로부터 출력되는 디스크리트 신호의 전압 레벨보다 더 큰 경우 High 신호를, 더 작은 경우 Low 신호를 출력하는 회로제어신호 출력단계;를 포함할 수 있다.
본 발명에 따른 디스크리트 신호 입력 회로 및 동작 방법은 디스크리트 신호 입력 회로의 기준 전압을 BIT 전원 또는 정상 전원 중 어느 하나가 선택될 수 있도록 입력 회로 및 동작 방법을 개선함으로써, 회로의 끝단에서 디스크리트 신호를 입력받는 동안에도 BIT(Built in test)를 수행할 수 있는 효과가 있다.
또한, 본 발명에 따른 디스크리트 신호 입력 회로 및 동작 방법은 디스크리트 신호 입력 회로의 디스크리트 입력부 및 비교부를 개선함으로써 다양한 종류의 디스크리트 신호에 적용할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가 지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다. 또한, 이하에서 본 발명의 바람직한 실시예를 설명할 것이나, 본 발명의 기술적 사상은 이에 한정하거나 제한되지 않고 당업자에 의해 변형되어 다양하게 실시될 수 있음은 물론이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하고자 한다.
도 1은 본 발명에 따른 디스크리트 신호 입력 회로의 일례를 설명하기 위한 도이다.
도시된 바와 같이, 입력되는 디스크리트 신호에 따라 후단에 배치되는 회로를 제어하는 디스크리트 신호 입력 회로는 기준전압 출력부(100), 디스크리트 입력부(200) 및 비교부(300)를 포함한다.
이와 같은 본 발명에 따른 디스크리트 신호 입력 회로는 디스크리트 신호 입력 회로의 후단에 배치되는 회로의 끝단에서도 입력되는 디스크리트 신호에 무관하게 BIT를 수행할 수 있도록 하며, 여러 종류의 디스크리트 신호에 대해서도 대응이 가능하도록 정상 전원의 전압 레벨이 조정될 수 있도록 함으로써 디스크리트 신호 입력회로가 범용으로 사용되도록 하는 효과가 있다. 이하에서는 각 구성 부분에 대해 도 1을 참조하여 보다 상세하게 설명한다.
기준전압 출력부(100)는 전원 제어 신호에 따라 BIT(Built In Test)를 수행 하기 위한 BIT 전원 또는 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기능을 한다. 이와 같은 기준전압 출력부(100)는 복수 개의 스위치를 포함할 수 있는데, 이에 대한 상세한 설명은 도 3을 통하여 한다.
또한, BIT 전원은 디스크리트 신호의 최고 전압 레벨보다 크거나 최소 전압 레벨보다 작게 설정될 수 있으며, 이를 위하여 제 1 입력부로 입력되는 BIT 전원은 제 1 BIT 전원과 제 2 BIT 전원을 포함하며, 제 1 BIT 전원은 디스크리트 신호의 최고 전압보다 높은 전압을 가지며, 제 2 BIT 전원은 디스크리트 신호의 최저 전압보다 작은 그라운드 레벨의 전압(GND)을 가지도록 할 수 있다. 그리고 정상 전원은 디스크리트 신호의 최고 최소 전압 레벨 사이의 값을 갖도록 설정될 수 있다.
이와 같이 함으로써 비교부(300)로 BIT 전원이 입력되는 경우에는 디스크리트 신호의 입력에 무관하게 BIT를 수행할 수 있도록 직류 신호를 출력할 수 있으며, 정상 전원이 입력되는 경우에는 디스크리트 신호의 입력 상태를 판단하여 입력되는 디스크리트 신호에 따라 후단에 배치되는 회로를 제어할 수 있는 것이다. 이와 같은 BIT 전원 및 정상 전원과 디스크리트 신호의 전압 레벨에 따른 관계는 도 2에서 보다 상세하게 설명한다.
디스크리트 입력부(200)는 디스크리트 신호를 입력받아 출력하는 기능을 한다. 이와 같은 디스크리트 입력부(200)로 입력되는 디스크리트 신호의 종류는 (1)오픈(Open) 입력과 그라운드(GND) 입력, (2)정극성 입력과 오픈 입력 또는 (3) 정 극성 입력과 그라운드 입력의 3가지 종류가 있을 수 있으며, (1), (2), (3) 중 어느 한 종류의 디스크리트 신호가 입력될 수 있다. 여기서, 오픈 입력은 디스크리트 신호의 입력이 무전원 상태로 입력되는 것이고, 그라운드 입력은 그라운드 레벨의 전압(GND)이 입력되는 것이며, 정극성 입력은 미리 결정된 정극성 전압이 디스크리트 신호로 입력되는 것을 의미한다. 따라서, 본 발명에 따른 디스크리트 신호 입력 회로는 전술한 바와 같이 여러 종류의 디스크리트 신호를 입력받을 수 있는 디스크리트 입력부(200)가 포함되어 있어 범용으로 이용될 수 있다.
이와 같은 디스크리트 입력부(200)는 역입력 보호부(210) 및 컷오프 전압 공급부(220)를 포함할 수 있다.
여기서, 역입력 보호부(210)는 일단으로 미리 결정된 한계 전압 이상의 디스크리트 신호가 입력되는 경우 타단으로 한계 전압이 출력되도록 하는 기능을 하며, 이와 같은 역입력 보호부(210)에는 도시되지는 않았지만, 한계 전압으로 설정되는 내부 전원과 역방향으로 연결된 다이오드가 포함될 수 있다. 따라서 입력되는 디스크리트 신호의 전압 레벨이 내부 전원의 전압 이상인 경우, 다이오드가 오픈(Open) 상태가 되어 내부 전원의 전압이 한계 전압으로 출력되고, 입력되는 디스크리트 신호의 전압 레벨이 내부 전원보다 작은 경우, 다이오드가 단락(Short)되어 입력되는 디스크리트 신호의 전압 레벨이 그대로 출력될 수 있는 것이다.
이와 같은 역입력 보호부(210)는 과도한 전압 레벨의 디스크리트 신호가 비교부(300)로 출력되는 것을 방지하여 비교부(300)의 회로 소자를 보호하는 기능을 한다.
컷오프 전압 공급부(220)는 역입력 보호부(210) 후단에 병렬 연결되어, 역입력 보호부(210)로 오픈 입력이 입력되는 경우 미리 결정된 정극성의 컷 오프 전압이 출력되도록 하는 기능을 한다. 컷오프 전압 공급부(220)에 포함되는 컷 오프 전압원과 역입력 보호부(210)에 포함되는 내부 전원은 서로 동일한 크기의 전압 레벨을 가질 수도 있다. 따라서, 컷 오프 전압 공급부(220)는 역입력 보호부(210)의 내부 한계 입력 전압과 서로 동일하게 할 수 있는 것이다.
이와 같은 컷오프 전압 공급부(220)는 디스크리트 신호 중 오픈 입력이 포함되는 (1), (2)의 디스크리트 신호가 입력되는 경우, 이와 같은 컷오프 전압 공급부(220)가 없을 경우, 비교부(300)에서 제 2 입력부로 인가되는 전압이 없어 비교가 불가능해지므로, 이를 해결하기 위해서이다.
다음, 비교부(300)는 제 1 입력부(미도시)와 제 2 입력부(미도시)를 포함하며, 제 1 입력부는 기준전압 출력부(100)에 연결되어 기준 전압을 입력받고 제 2 입력부는 디스크리트 입력부(200)에 연결되어 디스크리트 신호를 입력받아, 기준 전압과 디스크리트 신호의 전압의 크기를 비교하여, 제 1 입력부로 BIT 전원이 기준 전압으로 입력된 경우 직류 신호를 출력하거나 제 1 입력부로 정상 전원이 기준 전압으로 입력된 경우 디스크리트 신호가 역변환된 신호를 출력하는 기능을 한다.
이와 같이 비교부(300)는 제 1 입력부로 BIT 전원이 입력되는 경우, 디스크리트 신호 입력 회로의 후단에 배치되는 회로에 대해 입력되는 디스크리트 신호에 무관하게 BIT를 수행할 수 있도록 직류 신호를 출력하며, 제 1 입력부로 정상 전원이 입력되는 경우, 제 2 입력부로 입력되는 디스크리트 신호에 따라 디스크리트 신 호 입력 회로의 후단에 배치되는 회로를 제어할 수 있도록 디스크리트 신호가 역변환된 신호를 출력하는 것이다.
한편 이와 같은 비교부(300)에는 전압 회로부와 OP AMP부가 포함될 수 있는데, 이에 대한 상세한 설명은 도 5, 6을 통하여 한다.
도 2는 제 1 입력부로 입력되는 BIT 전원 및 정상 전원과 제 2 입력부로 입력되는 디스크리트 신호의 종류에 따른 전압 레벨을 비교 설명하기 위한 도이다.
도 2의 (a)는 (1)오픈(Open) 입력과 그라운드(GND) 입력 (3) 정극성 입력과 그라운드(GND) 입력을 갖는 2 종류의 디스크리트 신호가 각각 입력되는 경우 디스크리트 신호를 정상 전원 및 BIT 전원과 비교한 것이고, 오픈(Open) 입력의 경우에는 역입력 보호부(210)의 한계 전압과 동일한 컷 오프 전압 공급부의 정극성의 컷 오프 전압이 공급되는 것을 일례로 도시하였다. (b)는 (2)정극성 입력과 오픈(Open) 입력을 갖는 디스크리트 신호를 정상 전원 및 BIT 전원과 비교한 것이고, 오픈(Open) 입력의 경우에는 역입력 보호부(210)의 한계 전압보다 작은 컷 오프 전압 공급부의 정극성의 컷 오프 전압이 공급되는 것을 일례로 도시하였다.
도 2의 (a)에 도시된 바와 같이, 비교부(300)의 제 1 입력부(N1)로 제 1 BIT 전원이 기준 전압으로 공급되는 경우, 제 1 BIT 전원에 의한 제 1 입력부(N1)의 기준 전압 레벨은 제 2 입력부(N2)로 출력되는 디스크리트 신호의 최고 전압레벨인 정극성 입력이나 오픈(Open) 입력시의 컷 오프 전압보다 큰 값을 갖도록 설정된다.
그리고, 비교부(300)의 제 1 입력부(N1)에 정상 전원이 기준 전압으로 출력 되는 경우, 정상 전원에 의한 제 1 입력부(N1)의 기준 전압 레벨은 제 2 입력부(N2)로 출력되는 디스크리트 신호의 최고 전압레벨인 오픈(Open) 입력시의 컷 오프 전압이나 정극성 입력보다 작으며, 그라운드(GND) 레벨의 전압보다 높은 값을 갖도록 설정된다.
그리고, 도시되지는 않았지만, 비교부(300)의 제 1 입력부(N1)로 제 2 BIT 전원이 기준 전압으로 공급되는 경우, 제 2 BIT 전원에 의한 제 1 입력부(N1)의 기준 전압 레벨은 제 2 입력부(N2)로 출력되는 디스크리트 신호의 최소 전압레벨인 그라운드(GND) 전압 레벨 이하가 되도록 설정된다.
이와 같은 정상 전원과 BIT 전원의 전압 레벨은 기준전압 출력부(100)를 통하여 미리 설정될 수 있으며, 디스크리트 신호의 전압 레벨은 비교부(300) 내부의 전압 회로부(미도시)를 통하여 미리 설정될 수 있는 것이다.
따라서, 도 2의 (b)에 도시된 바와 같이, (2)정극성 입력과 오픈(Open) 입력을 갖는 디스크리트 신호가 제 2 입력부(N2)로 입력되도록 설정된 경우, 제 1 입력부(N1)로 입력되는 정상 전원에 의한 기준 전압의 전압 레벨이 정극성 입력의 전압 레벨과 오픈 입력시의 컷 오프 전압 레벨의 사이 값이 되도록 미리 설정될 수 있는 것이다.
이와 같이 본 발명에 따른 디스크리트 신호 입력 회로는 입력되는 디스크리트 신호의 종류에 따라 정상 전원에 의한 기준 전압이 입력되는 디스크리트 신호의 최고 최소 전압 레벨의 사이 값이 되도록 설정되며, BIT 전원에 의한 기준 전압은 디스크리트 신호의 최고 전압 레벨보다 큰 값을 가지거나, 최소 전압 레벨보다 작 은 값을 가지도록 설정되도록 하여, 디스크리트 신호 입력 회로의 후단에 배치되는 회로의 끝단에서도 입력되는 디스크리트 신호에 무관하게 BIT를 수행할 수 있도록 하며, 여러 종류의 디스크리트 신호에 대해서도 대응이 가능하도록 정상 전원의 전압 레벨이 조정될 수 있도록 함으로써 디스크리트 신호 입력회로가 범용으로 사용되도록 하는 효과가 있는 것이다.
다음, 도 3은 도 1에 도시된 디스크리트 신호 입력 회로에서 기준전압 출력부(100)의 일례를 설명하기 위한 도이다.
도 3에 도시된 바와 같이, 기준전압 출력부(100)는 제 1 스위치(Q1), 제 2 스위치(Q2), 제 3 스위치(Q3)를 포함하며, 제 3 스위치(Q3)의 일단에는 도통되는 전류의 양에 상관없이 일정한 전압을 출력하는 기준 전압원(Voltage referance)으로서의 기능을 하는 제너 다이오드(Da)가 더 포함될 수 있으며, 이외에도 도시된 바와 같이 복수 개의 저항(Ra, Rb1, Rb2, Rc)이 포함될 수 있다.
이와 같은 기준전압 출력부(100)의 출력 노드는 Na가 되며, 출력 노드(Na)는 비교부(300)의 제 1 입력부(N1)에 연결되어 기준 전압을 제 1 입력부(N1)로 출력한다.
이와 같은 기준전압 출력부(100)에서 BIT 전원(제 1 BIT 전원 또는 제 2 BIT 전원) 또는 정상 전원 중 어느 하나를 기준 전압으로 출력하기 위해 제어하는 전원 제어 신호는 제 1 전원 제어 신호(BIT1)와 제 2 전원 제어 신호(BIT2)를 포함할 수 있다.
이와 같은 기준전압 출력부(100)는 다음의 표 1과 같이 제어되어 기준전압을 출력할 수 있다.
순번 BIT1 BIT2 Q1 Q2 Q3 출력되는 기준 전압 출력 전원 종류
1 LOW LOW OFF OFF ON Da 전압 출력 정상 전원
2 LOW HIGH OFF ON OFF Rb1,Rb2 분배전압출력 제 1 BIT 전원
3 HIGH LOW ON OFF ON GND 전압 출력 제 2 BIT 전원
4 HIGH HIGH ON ON OFF GND 전압 출력 제 2 BIT 전원
제 1 스위치(Q1)는 표 1의 순번 3, 4와 같이, 제 1 전원 제어 신호(BIT1)가 High상태인 경우 턴 온(Turn On)되며, 제 1 입력부(N1)로 그라운드 레벨의 전압(GND)을 가지는 제 2 BIT 전원이 기준 전압으로 출력되도록 제어하는 기능을 한다.
보다 구체적으로 제 1 전원 제어 신호(BIT1)가 High상태인 경우, 제 1 스위치(Q1)는 턴 온(Turn On)되어, 제 2 전원 제어 신호(BIT2)의 상태에 무관하게 항상 기준전압 출력부(100)의 출력 노드(Na)는 그라운드 레벨의 전압(GND)이 형성되어 제 2 BIT 전원이 기준 전압으로 출력되는 것이다.
제 2 스위치(Q2)는 표 1의 순번 2와 같이, 제 2 전원 제어 신호(BIT2)가 High상태인 경우 턴 온(Turn On)되며, 제 1 스위치(Q1)가 턴 오프(Turn Off)된 상태에서 제 1 입력부(N1)로 V1dc 전압원에 대한 Rb1, Rb2에 의한 분배 전압이 제 1 BIT 전원으로 설정되어 기준 전압으로 출력되도록 제어하는 기능을 한다.
보다 구체적으로, 제 1 전원 제어 신호(BIT1)가 Low 상태인 경우 제 1 스위치(Q1)가 턴 오프(Turn Off)되고, 제 2 전원 제어 신호(BIT2)가 High상태인 경우 제 2 스위치(Q2)는 턴 온(Turn On)된 경우, V1dc-Rb1-Rb2-GND 및 V1dc-Ra-Q2-GND의 두 전류 패스가 형성되며, 결국, 기준전압 출력부(100)의 출력 노드(Na)는 V1dc 전압원에 대한 Rb1, Rb2에 의한 분배 전압이 제 1 BIT 전원으로 설정되어 기준 전압으로 출력되는 것이다.
다음, 제 3 스위치(Q3)는 표 1의 순번 1와 같이, 제 1 전원 제어 신호(BIT1)와 제 2 전원 제어 신호(BIT2)가 Low상태인 경우 턴 온(Turn On)되며, 제 1 스위치(Q1)와 제 2 스위치(Q2)가 턴 오프(Turn Off)된 상태에서 제 1 입력부(N1)로 정전압원으로서의 기능을 하는 제너 다이오드(Da)의 출력 전압이 정상 전원으로 설정되어 기준 전압으로 출력되도록 제어하는 기능을 한다.
보다 구체적으로, 제 1 전원 제어 신호(BIT1)와 제 2 전원 제어 신호(BIT2)가 Low상태인 경우 제 3 스위치(Q3)가 턴 온(Turn On)된 경우, 기준 전압원으로서의 기능을 하는 제너 다이오드(Da)가 도통된다. 이와 같은 경우, 제어 다이오드는 기준전압 출력부(100)의 출력 노드(Na)에 제너 다이오드(Da)의 출력 전압보다 높은 전압이 형성되는 경우, 제너 다이오드(Da)를 통하여 전류가 그라운드(GND)로 싱크(Sink)되도록 하여 제너 다이오드(Da)의 출력 전압과 동일하게 형성되도록 한다. 결국 기준전압 출력부(100)의 출력 노드(Na)는 제너 다이오드(Da)의 출력 전압이 정상 전원으로 설정되어 기준 전압으로 출력되는 것이다.
여기서, 정상 전원의 전압 레벨은 정전압원으로서의 기능을 하는 제너 다이오드(Da)의 출력 전압을 미리 설정함으로써 제어할 수 있다.
다음, 도 4 내지 6은 도 1에 도시된 디스크리트 신호 입력 회로에서 비교부(300)의 일례를 설명하기 위한 도이다.
도 4에 도시된 바와 같이, 비교부(300)는 전압 회로부(310)와 OP AMP부(320)를 더 포함할 수 있다.
전압 회로부(310)는 디스크리트 입력부(200)를 통하여 입력된 디스크리트 신호의 전압 레벨에 따라 디스크리트 신호의 전압 레벨을 하강시키거나 상승시키는 기능을 하며, 역전류 방지 다이오드(D1)와 복수 개의 저항(R1~R4)을 포함한다. 역전류 방지 다이오드(D1)는 디스크리트 입력부(200)에 포함되는 역입력 보호부(210) 및 컷 오프 전압 공급부에 공통 연결된 역전류 방지 다이오드(D1)와 복수 개의 저항(R1~R4)을 포함한다.
여기서, 역전류 방지 다이오드(D1)는 디스크리트 입력부(200)에서 출력되는 디스크리트 신호의 전압 레벨이 제 4 노드(N4)에 형성되는 전압보다 높은 경우 Open 상태가 되도록 하며, 낮은 경우 디스크리트 신호의 전압 레벨이 제 4 노드(N4)로 출력되도록 하는 기능을 한다.
구체적으로, 디스크리트 신호의 종류에 따라 (1)오픈(Open) 입력과 그라운드(GND) 입력 또는 (3) 정극성 입력과 그라운드(GND) 입력의 디스크리트 신호가 입력되는 경우, 제 4 노드(N4)에 형성되는 전압은 오픈(Open) 입력시의 컷 오프 전압이나 정극성 입력시의 전압보다 낮게 설정되도록 하여 역전류 방지 다이오드(D1)가 Open 상태가 되도록 하며, 그라운드(GND) 입력시 단락되도록 하여 제 4 노드(N4)가 그라운드(GND) 레벨의 전압이 되도록 한다. 그리고, (2)정극성 입력과 오픈(Open) 입력의 디스크리트 신호가 입력되는 경우, 제 4 노드(N4)에 형성되는 전압은 정극성 입력시의 전압보다 낮게 설정되도록 하여 역전류 방지 다이오드(D1)가 Open 상태가 되도록 하며, 오픈(Open) 입력시의 컷 오프 전압보다 높게 설정되도록 하여 역전류 방지 다이오드(D1)가 단락(Short) 되도록 한다.
예를 들어, (1)오픈(Open) 입력과 그라운드(GND) 입력을 갖는 디스크리트 신호가 전압 회로부(310)로 입력되는 경우를 설명하면 다음과 같다.
오픈(Open) 입력시 컷 오프 전압이 20V인 경우, 역전류 방지 다이오드(D1)의 캐소드 측의 전압이 20V이고, 애노드 측, 즉 제 4 노드(N4)의 전압은 20V보다 낮은 전압을 갖게 되어, 다이오드는 오픈 상태(Open)가 된다. 그리고, 전압 회로부(310)에 포함된 복수 개의 저항(R1~R4)에 대한 등가 회로를 그리면 도 5의 (a)와 같다. 한편, 도 4에서 R5에는 전류가 흐르지 않으며, 제 3 노드(N3)와 제 2 입력단인 제 2 노드(N2) 양단의 전압은 동일하게 되므로 도 5에서는 생략된다.
여기서, 디스크리트 입력이 오픈(Open) 입력인 경우, 제 3 노드(N3)의 전압은 Vd1과 Vd2가 R4에 전압 분배로 미치는 전압과 동일하다. 따라서, 예를 들어 Vd1이 12V, Vd2가 5V이고, R1 내지 R4의 주어진 저항값이 도시된 바와 같은 경우, 제 3 노드(N3)에는 1.653V가 형성되며, 이와 같은 전압이 제 2 노드(N2)를 통하여 OP AMP부(320)의 제 2 입력부(N2)로 입력되는 것이다.
그리고, 디스크리트 입력이 그라운드(GND) 입력인 경우, 다이오드는 단락(Short) 상태가 되며, 도 5의 (b)에 도시된 바와 같이, 제 4 노드(N4)의 전압은 그라운드(GND) 레벨의 전압을 갖게 된다. 따라서, 제 3 노드(N3)의 전압은 Vd2가 R4에 전압 분배로 미치는 전압과 동일하다. 따라서, 제 3 노드(N3)에는 810.4mV가 형성되며, 이와 같은 전압이 제 2 노드(N2)를 통하여 OP AMP부(320)의 제 2 입력부(N2)로 입력되는 것이다.
이와 같이 비교부(300)의 전압 회로부(310)는 입력되는 디스크리트 신호의 최고 전압 레벨을 하강시키거나 최저 전압 레벨을 상승시켜 OP AMP부(320)의 제 2 입력부(N2)로 출력하는 기능을 하는 것이다.
OP AMP부(320)는 제 1 입력부(N1)와 제 2 입력부(N2)를 포함하며, 기준전압 출력부(100)로부터 제 1 입력부(N1)로 입력되는 기준 전압이 전압 회로부(310)로부터 제 2 입력부(N2)로 입력되는 디스크리트 신호의 전압 레벨보다 더 큰 경우 High 신호를, 더 작은 경우 Low 신호를 출력하는 기능을 한다.
따라서, OP AMP부(320)는 도 2에서 설명한 바와 같이 제 1 입력부(N1)로 정상 전원 또는 BIT 전원에 의한 기준 전압이 입력되고 제 2 입력부(N2)로 디스크리트 신호가 입력되면, 제 1 입력부(N1)와 제 2 입력부(N2)의 전압 레벨을 비교하여 제 1 입력부(N1)의 전압 레벨이 더 큰 경우, High 신호를, 더 작은 경우 Low 신호를 출력하도록 함으로써 BIT 전원이 기준 전압으로 입력된 경우 직류 신호를 출력하거나 정상 전원이 기준 전압으로 입력된 경우 디스크리트 신호가 역변환된 신호를 출력하는 것이다.
도 6은 도 4에 도시된 OP AMP부의 제 1 입력부와 제 2 입력부로 입력되는 디스크리트 신호 및 기준 전압과 출력단으로 출력되는 신호를 설명하기 위한 도이다.
보다 구체적으로, 도 6의 (a)에 도시된 바와 같이, 정상 전원이 제 1 입력부(N1)에 기준 전압으로 입력되는 경우, 정상 전원은 제 2 입력부(N2)로 입력되는 디스크리트 신호의 최고 최소 전압 레벨의 사이에 있기 때문에, OP AMP부(320)의 출력단(Vout)에서는 디스크리트 신호가 역변환된(즉, 반전된) 신호가 출력된다.
그리고, 도 6의 (b)에 도시된 바와 같이, 제 1 BIT 전원이 제 1 입력부(N1)에 기준 전압으로 입력되는 경우, 제 1 BIT 전원은 제 2 입력부(N2)로 입력되는 디스크리트 신호의 최고 전압 레벨보다 큰 값을 갖기 때문에, OP AMP부(320)의 출력단(Vout)에서는 항상 High 신호가 출력되며, 도 6의 (c)에 도시된 바와 같이, 그라운드(GND) 레벨의 제 2 BIT 전원이 제 1 입력부(N1)에 기준 전압으로 입력되는 경우, 제 2 BIT 전원은 제 2 입력부(N2)로 입력되는 디스크리트 신호의 최저 전압 레벨보다 작은 값을 갖기 때문에, OP AMP부(320)의 출력단(Vout)에서는 항상 Low 신호가 출력되는 것이다.
이와 같은 본 발명에 따른 디스크리트 신호 입력 회로는 디스크리트 신호 입력 회로의 후단에 배치되는 회로의 끝단에서도 입력되는 디스크리트 신호에 무관하게 BIT를 수행할 수 있도록 하며, 여러 종류의 디스크리트 신호에 대해서도 대응이 가능하도록 정상 전원의 전압 레벨이 조정될 수 있도록 함으로써 디스크리트 신호 입력회로가 범용으로 사용되도록 할 수 있는 것이다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 본 발명에 따른 디스크리트 신호 입력 회로의 일례를 설명하기 위한 도.
도 2는 제 1 입력부로 입력되는 BIT 전원 및 정상 전원과 제 2 입력부로 입력되는 디스크리트 신호의 종류에 따른 전압 레벨을 비교 설명하기 위한 도.
도 3은 도 1에 도시된 디스크리트 신호 입력 회로에서 기준전압 출력부의 일례를 설명하기 위한 도.
도 4 내지 5은 도 1에 도시된 디스크리트 신호 입력 회로에서 비교부의 일례를 설명하기 위한 도.
도 6은 도 4에 도시된 OP AMP부의 제 1 입력부와 제 2 입력부로 입력되는 디스크리트 신호 및 기준 전압과 출력단으로 출력되는 신호를 설명하기 위한 도.

Claims (14)

  1. 입력되는 디스크리트 신호에 따라 후단에 배치되는 회로를 제어하는 디스크리트 신호 입력 회로에 있어서,
    전원 제어 신호에 따라 BIT(Built In Test)를 수행하기 위한 BIT 전원 또는 상기 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기준전압 출력부;
    상기 디스크리트 신호를 입력받아 출력하는 디스크리트 입력부; 및
    제 1 입력부와 제 2 입력부를 포함하며, 상기 제 1 입력부는 상기 기준전압 출력부에 연결되어 상기 기준 전압을 입력받고 상기 제 2 입력부는 상기 디스크리트 입력부에 연결되어 상기 디스크리트 신호를 입력받아, 상기 기준 전압과 상기 디스크리트 신호의 전압의 크기를 비교하여, 기준전압이 디스크리트 신호의 최고 전압보다 높거나 디스크리트 신호의 최저 전압보다 낮다고 판단되면 상기 제 1 입력부로 상기 BIT 전원이 기준 전압으로 입력되었다고 결정하여 직류 신호를 출력하고, 기준전압이 디스크리트 신호의 최고 전압과 최소 전압 사이에 있다고 판단되면 상기 제 1 입력부로 상기 정상 전원이 기준 전압으로 입력되었다고 결정하여 상기 디스크리트 신호가 반전된 신호를 출력하는 비교부;
    를 포함하는 디스크리트 신호 입력 회로.
  2. 제 1 항에 있어서,
    상기 제 1 입력부로 입력되는 BIT 전원은 제 1 BIT 전원과 제 2 BIT 전원을 포함하며,
    상기 제 1 BIT 전원은 상기 디스크리트 신호의 최고 전압보다 높은 전압을 가지며, 상기 제 2 BIT 전원은 상기 디스크리트 신호의 최저 전압보다 작은 그라운드 레벨의 전압(GND)을 가지는 것
    을 특징으로 하는 디스크리트 신호 입력 회로.
  3. 제 2 항에 있어서,
    상기 전원 제어 신호는 제 1 전원 제어 신호와 제 2 전원 제어 신호를 포함하며,
    상기 기준전압 출력부는
    상기 제 1 전원 제어 신호가 High상태인 경우 턴 온(Turn On)되며, 상기 제 1 입력부로 상기 제 2 BIT 전원이 기준 전압으로 출력되도록 제어하는 제 1 스위치;
    상기 제 2 전원 제어 신호가 High상태인 경우 턴 온(Turn On)되며, 상기 제 1 스위치가 턴 오프(Turn Off)된 상태에서 상기 제 1 입력부로 상기 제 1 BIT 전원이 기준 전압으로 출력되도록 제어하는 제 2 스위치; 및
    상기 제 1 전원 제어 신호와 상기 제 2 전원 제어 신호가 Low상태인 경우 턴온(Turn On)되며, 상기 제 1 스위치와 제 2 스위치가 턴 오프(Turn Off)된 상태에서 상기 제 1 입력부로 상기 정상 전원이 기준 전압으로 출력되도록 제어하는 제 3 스위치;
    를 포함하는 것을 특징으로 하는 디스크리트 신호 입력 회로.
  4. 제 1 항에 있어서,
    상기 디스크리트 입력부로 입력되는 상기 디스크리트 신호는
    (1)오픈(Open) 입력과 그라운드(GND) 입력, (2)정극성 입력과 상기 오픈(Open) 입력 또는 (3)상기 정극성 입력과 상기 그라운드(GND) 입력 중 어느 하나를 포함하며,
    여기서, 상기 오픈 입력은 상기 디스크리트 신호의 입력이 무전원 상태로 입력되는 것이고, 상기 그라운드 입력은 그라운드 레벨의 전압(GND)이 입력되는 것이며, 상기 정극성 입력은 미리 결정된 정극성 전압이 상기 디스크리트 신호로 입력되는 것
    을 특징으로 하는 디스크리트 신호 입력 회로.
  5. 제 4 항에 있어서,
    상기 디스크리트 입력부는
    일단으로 미리 결정된 한계 전압 이상의 상기 디스크리트 신호가 입력되는 경우 타단으로 상기 한계 전압이 출력되도록 하는 역입력 보호부;
    를 포함하는 것을 특징으로 하는 디스크리트 신호 입력 회로.
  6. 제 5 항에 있어서,
    상기 디스크리트 입력부는
    상기 역입력 보호부 후단에 병렬 연결되어, 상기 역입력 보호부로 상기 오픈 입력이 입력되는 경우 미리 결정된 정극성의 컷 오프 전압이 출력되도록 하는 컷오프 전압 공급부;
    를 더 포함하는 것을 특징으로 하는 디스크리트 신호 입력 회로.
  7. 제 6 항에 있어서,
    상기 비교부는
    상기 디스크리트 입력부에 포함되는 상기 역입력 보호부 및 상기 컷 오프 전압 공급부에 공통 연결된 역전류 방지 다이오드와 복수 개의 저항을 포함하며, 상기 디스크리트 입력부를 통하여 입력된 상기 디스크리트 신호의 전압 레벨에 따라 상기 디스크리트 신호의 전압 레벨을 하강시키거나 상승시키는 전압 회로부; 및
    상기 제 1 입력부와 제 2 입력부를 포함하며, 상기 기준전압 출력부로부터 상기 제 1 입력부로 입력되는 상기 기준 전압이 상기 전압 회로부로부터 상기 제 2 입력부로 입력되는 상기 디스크리트 신호의 전압 레벨보다 더 큰 경우 High 신호를, 더 작은 경우 Low 신호를 출력하는 OP AMP부;
    를 포함하는 것을 특징으로 하는 디스크리트 신호 입력 회로.
  8. 제 2 항에 있어서,
    상기 비교부의 상기 제 1 입력부에 상기 정상 전원이 기준 전압으로 출력되는 경우, 상기 제 1 입력부의 기준 전압 레벨은 상기 제 2 입력부로 출력되는 상기 디스크리트 신호의 최고 최소 전압레벨의 사이 값을 갖는 것
    을 특징으로 하는 디스크리트 신호 입력 회로.
  9. 제 2 항에 있어서,
    상기 비교부의 상기 제 1 입력부에 상기 제 1 BIT 전원이 기준 전압으로 출력되는 경우, 상기 제 1 입력부의 기준 전압 레벨은 상기 제 2 입력부로 출력되는 상기 디스크리트 신호의 최고 전압레벨보다 큰 값을 갖는 것
    을 특징으로 하는 디스크리트 신호 입력 회로.
  10. 제 2 항에 있어서,
    상기 비교부의 상기 제 1 입력부에 상기 제 2 BIT 전원이 기준 전압으로 출력되는 경우, 상기 제 1 입력부의 기준 전압 레벨은 상기 제 2 입력부로 출력되는 상기 디스크리트 신호의 최소 전압보다 작은 값을 갖는 것
    을 특징으로 하는 디스크리트 신호 입력 회로.
  11. 입력되는 디스크리트 신호에 따라 후단에 배치되는 회로를 제어하는 디스크리트 신호 입력 회로의 동작방법에 있어서,
    전원 제어 신호에 따라 BIT(Built In Test)를 수행하기 위한 BIT 전원 또는 상기 디스크리트 신호의 입력 상태를 판단하기 위한 정상 전원 중 어느 하나를 기준 전압으로 출력하는 기준전압 출력단계;
    상기 디스크리트 신호를 입력받아 출력하는 디스크리트 입력단계; 및
    상기 기준전압 출력단계로부터 상기 기준 전압을 입력받고 상기 디스크리트 입력단계로부터 상기 디스크리트 신호를 입력받아, 상기 기준 전압과 상기 디스크리트 신호의 전압의 크기를 비교하여, 기준전압이 디스크리트 신호의 최고 전압보다 높거나 디스크리트 신호의 최저 전압보다 낮다고 판단되면 상기 BIT 전원이 기준 전압으로 입력되었다고 결정하여 직류 신호를 출력하고, 기준전압이 디스크리트 신호의 최고 전압과 최소 전압 사이에 있다고 판단되면 상기 정상 전원이 기준 전압으로 입력되었다고 결정하여 상기 디스크리트 신호가 반전된 신호를 출력하는 비교단계;
    를 포함하는 디스크리트 신호 입력회로의 동작방법.
  12. 제 11 항에 있어서,
    상기 디스크리트 입력단계는
    미리 결정된 한계 전압 이상의 상기 디스크리트 신호가 입력되는 경우 상기 한계 전압이 출력되도록 하는 역입력 보호단계;
    를 포함하는 것을 특징으로 하는 디스크리트 신호 입력회로의 동작방법.
  13. 제 12 항에 있어서,
    상기 디스크리트 입력단계는
    상기 디스크리트 신호의 입력이 무전원 상태인 오픈 입력인 경우 미리 결정된 정극성의 컷 오프 전압이 출력되도록 하는 컷오프 전압 공급단계;
    를 더 포함하는 것을 특징으로 하는 디스크리트 신호 입력회로의 동작방법.
  14. 제 11 항에 있어서,
    상기 비교단계는
    상기 디스크리트 입력단계를 통하여 입력된 상기 디스크리트 신호의 전압 레벨에 따라 상기 디스크리트 신호의 전압 레벨을 하강시키거나 상승시키는 전압 조정단계; 및
    상기 기준전압출력단계로부터 출력되는 상기 기준 전압이 상기 전압 조정단계로부터 출력되는 상기 디스크리트 신호의 전압 레벨보다 더 큰 경우 High 신호를, 더 작은 경우 Low 신호를 출력하는 회로제어신호 출력단계;
    를 포함하는 것을 특징으로 하는 디스크리트 신호 입력회로의 동작방법.
KR1020090093849A 2009-10-01 2009-10-01 디스크리트 신호 입력 회로 및 동작 방법 KR101008229B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090093849A KR101008229B1 (ko) 2009-10-01 2009-10-01 디스크리트 신호 입력 회로 및 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090093849A KR101008229B1 (ko) 2009-10-01 2009-10-01 디스크리트 신호 입력 회로 및 동작 방법

Publications (1)

Publication Number Publication Date
KR101008229B1 true KR101008229B1 (ko) 2011-01-17

Family

ID=43616301

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090093849A KR101008229B1 (ko) 2009-10-01 2009-10-01 디스크리트 신호 입력 회로 및 동작 방법

Country Status (1)

Country Link
KR (1) KR101008229B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102818985A (zh) * 2012-09-10 2012-12-12 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN110542848A (zh) * 2019-09-20 2019-12-06 天津津航计算技术研究所 基于微型继电器的离散量采集上电bit自检测电路
CN112098762A (zh) * 2020-09-22 2020-12-18 陕西千山航空电子有限责任公司 一种离散开关量采集和检测电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088863A (ko) * 2002-05-14 2003-11-20 엔이씨 일렉트로닉스 코포레이션 두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치
KR20040049173A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 입력 신호 발생 기능을 가지는 셀프 테스트 회로를포함하는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법
KR100808602B1 (ko) 2007-02-14 2008-02-29 주식회사 하이닉스반도체 내부 전원 발생기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030088863A (ko) * 2002-05-14 2003-11-20 엔이씨 일렉트로닉스 코포레이션 두개의 내부 전원 기준 전압 발생 회로를 구비한 내부전원 전압 제어 장치
KR20040049173A (ko) * 2002-12-05 2004-06-11 삼성전자주식회사 입력 신호 발생 기능을 가지는 셀프 테스트 회로를포함하는 ｓｂｄ 버퍼 및 ｓｂｄ 버퍼의 셀프 테스트 방법
KR100808602B1 (ko) 2007-02-14 2008-02-29 주식회사 하이닉스반도체 내부 전원 발생기

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102818985A (zh) * 2012-09-10 2012-12-12 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN102818985B (zh) * 2012-09-10 2014-09-24 中国航空工业集团公司第六三一研究所 多路地/开离散量输入信号的bit测试电路
CN110542848A (zh) * 2019-09-20 2019-12-06 天津津航计算技术研究所 基于微型继电器的离散量采集上电bit自检测电路
CN110542848B (zh) * 2019-09-20 2021-07-20 天津津航计算技术研究所 基于微型继电器的离散量采集上电bit自检测电路
CN112098762A (zh) * 2020-09-22 2020-12-18 陕西千山航空电子有限责任公司 一种离散开关量采集和检测电路

Similar Documents

Publication Publication Date Title
US8324834B2 (en) Load driving circuit and multi-load feedback circuit
US6225912B1 (en) Light-emitting diode array
KR101653001B1 (ko) 볼티지 레귤레이터
US7236905B2 (en) Test apparatus and power supply circuit
US20090027086A1 (en) Comparator and method with controllable threshold and hysteresis
KR20020025654A (ko) 전계효과 트랜지스터로 구성된 ｏｒ 회로와 그것을 이용한전원회로
KR101008229B1 (ko) 디스크리트 신호 입력 회로 및 동작 방법
US11413965B2 (en) High voltage interlock circuit and detection method thereof
US7554315B2 (en) Method and apparatus for adjusting a reference
KR101496648B1 (ko) 자율 배터리 밸런싱
US20100090616A1 (en) Solar simulator
US20110068856A1 (en) Charge pump
CN104836548A (zh) 能够对输入信号的占空比失真进行补偿的输入电路
US20090261890A1 (en) Regulated voltage boost charge pump for an integrated circuit device
JPWO2017159035A1 (ja) 放電回路および蓄電装置
KR101247219B1 (ko) 전류제한회로
CN106841966B (zh) 一种电动车控制器的开关管故障检测的方法和系统
US10578666B2 (en) Low-energy actuator (LEA) diode detection
CN107306129B (zh) 集成电路的输出级电路
JP7445894B2 (ja) 漏電検出装置
CN101282076B (zh) 多模块电流共享方案
KR20080009895A (ko) 평활용 커패시터의 충전 및 방전 회로
US8829978B2 (en) Internal voltage generating circuit capable of controlling swing width of detection signal in semiconductor memory apparatus
CN220985374U (zh) 一种双电源供电电路、电子电路及设备
KR20150024382A (ko) 구성 가능한 출력 전압을 갖는, 탑승자 보호 수단용 통합 조정기 및 컨트롤러

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131202

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141106

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161222

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171122

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 10