KR101653001B1

KR101653001B1 - 볼티지 레귤레이터

Info

Publication number: KR101653001B1
Application number: KR1020090128955A
Authority: KR
Inventors: 다카시 이무라
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2008-12-24
Filing date: 2009-12-22
Publication date: 2016-08-31
Also published as: KR20100075398A; JP2010152451A; TWI476558B; CN101782785A; JP5078866B2; US8502513B2; US20100156373A1; TW201035712A

Abstract

(과제)

안정적으로 회로 동작하면서 언더 슛 특성을 양호하게 할 수 있는 볼티지 레귤레이터를 제공한다.

(해결 수단)

출력 전압 (VOUT) 이 언더 슛되면, 언더 슛 개선 회로 (40) 는 출력 전압 (VOUT) 이 높아지도록 제어 신호 (VC) 를 제어한다. 출력 전류가 과전류가 되면, 출력 전류 제한 회로 (50) 는 출력 전류가 과전류보다 많아지지 않도록 제어 신호 (VC) 를 제어하고, 또한 출력 전류 제한 회로 (50) 는 언더 슛 개선 회로 (40) 를 기능 정지시킨다.

출력 트랜지스터, 분압 회로, 증폭기, 언더 슛 개선 회로, 콤퍼레이터, 인버터

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터에 관한 것이다.

종래의 볼티지 레귤레이터에 대해 설명한다. 도 4 는, 종래의 볼티지 레귤레이터를 나타내는 도면이다.

출력 전압 (VOUT) 이 높아지면, 분압 회로 (92) 의 분압 전압 (VFB) 도 높아진다. 이 때, 증폭기 (94) 는 분압 전압 (VFB) 과 기준 전압 (VREF) 을 비교하여, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 높아지면, 제어 신호 (VC) 도 높아진다. 그러면, 출력 트랜지스터 (91) 의 온 저항이 커지고, 출력 전압 (VOUT) 이 낮아진다. 따라서, 출력 전압 (VOUT) 은 일정해진다.

또, 출력 전압 (VOUT) 이 낮아지면, 분압 회로 (92) 의 분압 전압 (VFB) 도 낮아진다. 이 때, 증폭기 (94) 는 분압 전압 (VFB) 과 기준 전압 (VREF) 을 비교하여, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 낮아지면, 제어 신호 (VC) 도 낮아진다. 그러면, 출력 트랜지스터 (91) 의 온 저항이 작아지고, 출력 전압 (VOUT) 이 높아진다. 따라서, 출력 전압 (VOUT) 은 일정해진다.

여기서, 출력 전압 (VOUT) 이 더욱 낮아져 소정 전압보다 낮아진 것으로 가정한다. 즉, 출력 전압 (VOUT) 이 언더 슛된 것으로 가정한다. 그러면, 전류 가산 회로 (95) 는, 증폭기 (94) 의 동작 전류가 많아지도록 증폭기 (94) 를 제어한다. 따라서, 증폭기 (94) 의 응답 특성이 양호해지고, 언더 슛이 빠르게 개선되어 볼티지 레귤레이터의 언더 슛 특성이 양호해진다 (예를 들어, 특허 문헌 1 참조).

[특허 문헌 1] 일본 공개특허공보 제 2005-115659 호

여기서, 출력 전류가 과전류가 되면 출력 전류를 제한하여 출력 전압 (VOUT) 을 낮게 하는 보호 기능으로서의 출력 전류 제한 회로가 형성되는 경우가 있다.

이 때, 종래의 기술에서는, 보호 기능으로서의 출력 전류 제한 회로에 의해 출력 전압 (VOUT) 이 낮아졌음에도 불구하고, 출력 전압 (VOUT) 이 언더 슛된 것으로 하여, 전류 가산 회로 (95) 가 출력 전압 (VOUT) 을 높게 한다. 즉, 보호 기능이 작용하지 않게 된다. 따라서, 볼티지 레귤레이터의 회로 동작이 불안정해진다.

본 발명은, 상기 과제를 감안하여 이루어지고, 안정적으로 회로 동작하면서 언더 슛 특성을 양호하게 할 수 있는 볼티지 레귤레이터를 제공한다.

본 발명은, 상기 과제를 해결하기 위해, 출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터에 있어서, 상기 출력 전압을 출력하는 출력 트랜지스터와, 상기 출력 전압이 언더 슛되면 상기 출력 전압이 높아지도록 동작하는 언더 슛 개선 회로와, 출력 전류가 과전류가 되면, 상기 출력 전류가 상기 과전류보다 많아지지 않도록 상기 출력 트랜지스터의 제어 단자 전압을 제어하고, 또한 상기 언더 슛 개선 회로를 기능 정지시키는 출력 전류 제한 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터를 제공한다.

본 발명에서는, 출력 전류가 과전류가 되면, 출력 전류 제한 회로는 언더 슛 개선 회로를 기능 정지시키므로, 언더 슛 개선 회로는 출력 전압을 높게 하지 않고, 보호 기능으로서의 출력 전류 제한 회로에 의해 출력 전압은 낮아진다. 따라서, 과전류시에, 볼티지 레귤레이터를 위한 보호 기능이 작용하여 볼티지 레귤레이터의 회로 동작이 안정된다.

이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.

먼저, 볼티지 레귤레이터의 구성에 대해 설명한다. 도 1 은, 본 발명의 볼티지 레귤레이터를 나타내는 블록도이다. 도 2 는, 본 발명의 볼티지 레귤레이터를 나타내는 회로도이다.

볼티지 레귤레이터는, 출력 트랜지스터 (10), 분압 회로 (20), 증폭기 (30), 언더 슛 개선 회로 (40) 및 출력 전류 제한 회로 (50) 를 구비한다.

언더 슛 개선 회로 (40) 는, 오프셋 전압 생성 회로 (41), 콤퍼레이터 (42), NMOS 트랜지스터 (43∼44) 및 인버터 (45) 를 갖는다.

출력 전류 제한 회로 (50) 는, PMOS 트랜지스터 (51∼52), 저항 (53∼54) 및 NMOS 트랜지스터 (55) 를 갖는다.

출력 트랜지스터 (10) 는, 게이트가 증폭기 (30) 의 출력 단자에 접속되고, 소스가 전원 단자에 접속되고, 드레인이 볼티지 레귤레이터의 출력 단자에 접속된다. 분압 회로 (20) 는, 볼티지 레귤레이터의 출력 단자와 접지 단자 사이에 형성된다. 증폭기 (30) 는, 비반전 입력 단자가 분압 회로 (20) 의 출력 단자 에 접속되고, 반전 입력 단자가 기준 전압 단자에 접속된다. 언더 슛 개선 회로 (40) 는, 분압 전압 (VFB) 과 기준 전압 (VREF) 과 제어 신호 (ΦB) 에 기초하여 제어 신호 (VC) 를 제어한다. 출력 전류 제한 회로 (50) 는, 제어 신호 (VC) 에 기초하여 제어 신호 (VC) 및 제어 신호 (ΦB) 를 제어한다.

콤퍼레이터 (42) 는, 비반전 입력 단자가 기준 전압 단자에 접속되고, 반전 입력 단자가 분압 회로 (20) 의 출력 단자에 오프셋 전압 생성 회로 (41) 를 개재하여 접속된다. NMOS 트랜지스터 (43) 는, 게이트가 콤퍼레이터 (42) 의 출력 단자에 접속되고, 소스가 접지 단자에 접속되고, 드레인이 NMOS 트랜지스터 (44) 의 소스에 접속된다. NMOS 트랜지스터 (44) 는, 게이트가 인버터 (45) 의 출력 단자에 접속되고, 드레인이 출력 트랜지스터 (10) 의 게이트에 접속된다. 인버터 (45) 는, 입력 단자가 PMOS 트랜지스터 (51) 와 저항 (53) 의 접속점에 접속된다.

PMOS 트랜지스터 (51) 는, 게이트가 출력 트랜지스터 (10) 의 게이트에 접속되고, 소스가 전원 단자에 접속된다. 저항 (53) 은, PMOS 트랜지스터 (51) 의 드레인과 접지 단자 사이에 형성된다. NMOS 트랜지스터 (55) 는, 게이트가 PMOS 트랜지스터 (51) 와 저항 (53) 의 접속점에 접속되고, 소스가 접지 단자에 접속된다. 저항 (54) 은, 전원 단자와 NMOS 트랜지스터 (55) 의 드레인 사이에 형성된다. PMOS 트랜지스터 (52) 는, 게이트가 저항 (54) 과 NMOS 트랜지스터 (55) 의 드레인의 접속점에 접속되고, 소스가 전원 단자에 접속되고, 드레인이 출력 트랜지스터 (10) 의 게이트에 접속된다.

출력 트랜지스터 (10) 는, 출력 전압 (VOUT) 을 출력한다. 분압 회로 (20) 는, 출력 전압 (VOUT) 을 분압하고, 분압 전압 (VFB) 을 출력한다. 증폭기 (30) 는, 분압 전압 (VFB) 과 기준 전압 (VREF) 을 비교한다. 그 후, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 높아지면, 증폭기 (30) 는 출력 트랜지스터 (10) 의 온 저항이 커져 출력 전압 (VOUT) 이 낮아지도록 제어 신호 (VC) 를 제어한다. 또, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 낮아지면, 증폭기 (30) 는 출력 트랜지스터 (10) 의 온 저항이 작아져 출력 전압 (VOUT) 이 높아지도록 제어 신호 (VC) 를 제어한다. 출력 전압 (VOUT) 이 언더 슛되면, 언더 슛 개선 회로 (40) 는 출력 전압 (VOUT) 이 높아지도록 제어 신호 (VC) 를 제어한다. 출력 전류 (IOUT) 가 과전류 (IL) 가 되면, 출력 전류 제한 회로 (50) 는 출력 전류 (IOUT) 가 과전류 (IL) 보다 많아지지 않도록 제어 신호 (VC) 를 제어하고, 또한 출력 전류 제한 회로 (50) 는 언더 슛 개선 회로 (40) 를 기능 정지시킨다.

언더 슛 개선 회로 (40) 에서는, 오프셋 전압 생성 회로 (41) 는, 오프셋 전압 (VO) 을 생성한다. 콤퍼레이터 (42) 는, 분압 전압 (VFB) 에 오프셋 전압 (VO) 을 가산한 전압과 기준 전압 (VREF) 을 비교하여, 출력 전압 (VOUT) 이 언더 슛된 것으로 판정되면, 제어 트랜지스터 (43) 가 온되도록 제어 신호 (ΦA) 를 제어한다. 제어 트랜지스터 (43) 는, 제어 신호 (ΦA) 에 의해 제어 신호 (VC) 를 제어한다. 출력 전류 (IOUT) 가 과전류 (IL) 가 되면, NMOS 트랜지스터 (44) 및 인버터 (45) 는 언더 슛 개선 회로 (40) 를 기능 정지시킨다.

출력 전류 제한 회로 (50) 에서는, PMOS 트랜지스터 (51) 는, 출력 전류 (IOUT) 에 기초하여 센스 전류를 흘린다. 센스 전류가 많아지면, 저항 (53) 에 발생되는 전압은 높아지고, 저항 (54) 에 발생되는 전압은 높아진다. 저항 (53) 에 발생되는 전압이 소정 전압이 되면 (제어 신호 (ΦB) 가 하이가 되면), 출력 전류 제한 회로 (50) 는 언더 슛 개선 회로 (40) 를 기능 정지시킨다. 또, 저항 (54) 에 발생되는 전압이 소정 전압이 되면, 출력 전류 제한 회로 (50) 는 출력 전류 (IOUT) 가 과전류 (IL) 보다 많아지지 않도록 제어 신호 (VC) 를 제어한다.

다음으로, 볼티지 레귤레이터의 동작에 대해 설명한다. 도 3 은, 출력 전압 및 출력 전류를 나타내는 타임 차트이다.

통상적일 때의 동작시 (t0

t ＜ t1), 출력 전압 (VOUT) 이 높아지면, 분압 전압 (VFB) 도 높아진다. 증폭기 (30) 는 분압 전압 (VFB) 과 기준 전압 (VREF) 을 비교하여, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 높아지면, 제어 신호 (VC) 도 높아진다. 그러면, 출력 트랜지스터 (10) 의 온 저항이 커지고, 출력 전압 (VOUT) 이 낮아진다. 따라서, 출력 전압 (VOUT) 은 일정해진다.

또, 출력 전압 (VOUT) 이 낮아지면, 분압 전압 (VFB) 도 낮아진다. 이 때, 증폭기 (30) 는 분압 전압 (VFB) 과 기준 전압 (VREF) 을 비교하여, 분압 전압 (VFB) 이 기준 전압 (VREF) 보다 낮아지면, 제어 신호 (VC) 도 낮아진다. 그러면, 출력 트랜지스터 (10) 의 온 저항이 작아져 출력 전압 (VOUT) 이 높아진다. 따라서, 출력 전압 (VOUT) 은 일정해진다.

출력 전압 (VOUT) 이 언더 슛될 때 (t1

t

t2), 출력 전압 (VOUT) 이 낮아지면, 분압 전압 (VFB) 도 낮아진다. 콤퍼레이터 (42) 는 분압 전압 (VFB) 에 오프셋 전압 (VO) 을 가산한 전압과 기준 전압 (VREF) 을 비교하여, 분압 전압 (VFB) 에 오프셋 전압 (VO) 을 가산한 전압이 기준 전압 (VREF) 보다 낮아지면, 제어 신호 (ΦA) 는 하이가 된다. 그러면, NMOS 트랜지스터 (43) 가 온된다. 또, 후술하겠지만, 출력 전류 (IOUT) 가 과전류 (IL) 보다 적기 때문에, NMOS 트랜지스터 (44) 도 온되어 있다. 따라서, 제어 신호 (VC) 는 낮아지고, 출력 트랜지스터 (10) 의 온 저항이 작아져 출력 전압 (VOUT) 이 높아진다. 따라서, 언더 슛이 빠르게 개선되고, 볼티지 레귤레이터의 언더 슛 특성이 양호해진다. 이 때, 도 3 의 출력 전압 (VOUT) 을 나타내는 타임 차트에 있어서, 언더 슛 개선 회로 (40) 에 의해, 출력 전압 (VOUT) 은 실선으로 나타낸 파형이 되는데, 언더 슛 개선 회로 (40) 가 존재하지 않는 경우, 출력 전압 (VOUT) 은 점선으로 나타낸 파형이 되고, 출력 전압 (VOUT) 이 언더 슛되고 나서 소정 전압으로 높아질 때까지의 시간이 길어진다.

출력 전류 (IOUT) 가 과전류 (IL) 가 될 때 (t

t3), 급격하게 중 (重) 부하가 되고, 출력 전류 (IOUT) 가 과전류 (IL) 가 된다. 출력 트랜지스터 (10) 의 출력 전류 (IOUT) 에 기초하여 PMOS 트랜지스터 (51) 가 센스 전류를 흘리고, 센스 전류가 많아져 저항 (53) 에 발생되는 전압이 높아진다. 이 전압이 NMOS 트랜지스터 (55) 의 임계값 전압보다 높아지면, NMOS 트랜지스터 (55) 가 온되고, NMOS 트랜지스터 (55) 가 전류를 흘려 저항 (54) 에 발생되는 전압이 높아진다. 이 전압이 PMOS 트랜지스터 (52) 의 임계값 전압의 절대값보다 높아지면, PMOS 트 랜지스터 (52) 가 온되고, 제어 전압 (VC) 이 높아지고, 출력 트랜지스터 (10) 의 온 저항이 높아지고, 출력 전압 (VOUT) 이 낮아진다. 이 때, 예를 들어 출력 전압 (VOUT) 은 0 V 가 된다. 따라서, 과전류시에, 볼티지 레귤레이터가 보호된다.

여기서, 저항 (53) 에 발생되는 전압 (제어 신호 (ΦB)) 이 인버터 (45) 의 반전 임계값 전압보다 높아지면, 제어 신호 (ΦB) 는 인버터 (45) 에 대해 하이가 되고, 인버터 (45) 의 출력 전압은 로우가 된다. 그러면, NMOS 트랜지스터 (44) 가 오프되므로, 언더 슛 개선 회로 (40) 는 제어 신호 (VC) 를 제어할 수 없게 된다. 따라서, 과전류시에, 언더 슛 개선 회로 (40) 는 기능 정지된다.

이와 같이 하면, 출력 전류 (IOUT) 가 과전류 (IL) 가 되면, 출력 전류 제한 회로 (50) 는 언더 슛 개선 회로 (40) 를 기능 정지시키므로, 언더 슛 개선 회로 (40) 는 출력 전압 (VOUT) 을 높게 하지 않고, 보호 기능으로서의 출력 전류 제한 회로 (50) 에 의해 출력 전압 (VOUT) 은 낮아진다. 따라서, 과전류시에, 볼티지 레귤레이터를 위한 보호 기능이 작용하여 볼티지 레귤레이터의 회로 동작이 안정된다.

또한, 출력 전압 (VOUT) 이 언더 슛되면, 출력 전압 (VOUT) 이 빠르게 높아지도록, 언더 슛 개선 회로 (40) 는 제어 신호 (VC) 를 낮게 하는데, 도시되지 않았지만, 언더 슛 개선 회로 (40) 는 증폭기 (30) 전류원의 구동 전류를 많게 해도 된다.

또, 언더 슛 개선 회로 (40) 는, 분압 전압 (VFB) 을 모니터하고 있는데, 도 시되지 않았지만, 출력 전압 (VOUT) 을 모니터해도 된다. 이 때, 분압 전압 (VFB) 이 출력 전압 (VOUT) 으로 변경된 것에 대응하여 기준 전압이 적절히 설정된다.

또, 언더 슛 개선 회로 (40) 는, 하나의 분압비를 갖는 분압 회로 (20) 의 출력 전압 (분압 전압 (VFB)) 을 모니터하고 있는데, 도시되지 않았지만, 새롭게 설정되어 다른 분압비를 갖는 분압 회로의 출력 전압을 모니터해도 된다. 이 때, 분압 회로 (20) 의 출력 전압이 새롭게 설정되는 분압 회로의 출력 전압으로 변경된 것에 대응하여 기준 전압이 적절히 설정된다.

또, 증폭기 (30) 및 언더 슛 개선 회로 (40) 는, 동일한 기준 전압 단자에 접속되어 있는데, 도시되지 않았지만, 상이한 기준 전압 단자에 접속되어도 된다.

도 1 은 본 발명의 볼티지 레귤레이터를 나타내는 블록도.

도 2 는 본 발명의 볼티지 레귤레이터를 나타내는 회로도.

도 3 은 본 발명의 볼티지 레귤레이터의 출력 전압 및 출력 전류를 나타내는 타임 차트.

도 4 는 종래의 볼티지 레귤레이터를 나타내는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

10 : 출력 트랜지스터

20 : 분압 회로

30 : 증폭기

40 : 언더 슛 개선 회로

42 : 콤퍼레이터

45 : 인버터

50 : 출력 전류 제한 회로

Claims

출력 전압이 일정해지도록 동작하는 볼티지 레귤레이터로서,

상기 출력 전압을 출력하는 출력 트랜지스터와,

상기 출력 전압이 언더 슛되면 상기 출력 전압이 높아지도록 동작하는 언더 슛 개선 회로와,

출력 전류가 과전류가 되면, 상기 출력 전류가 상기 과전류보다 많아지지 않도록 상기 출력 트랜지스터의 제어 단자 전압을 제어하고, 또한 상기 언더 슛 개선 회로를 기능 정지시키는 출력 전류 제한 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,

상기 언더 슛 개선 회로는, 상기 출력 전압이 언더 슛되면 상기 출력 전압이 높아지도록 상기 제어 단자 전압을 제어하는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,

상기 출력 전압을 분압하고, 분압 전압을 출력하는 분압 회로와,

상기 분압 전압과 기준 전압을 비교하여, 상기 분압 전압이 상기 기준 전압보다 높아지면 상기 출력 트랜지스터의 온 저항이 커져 상기 출력 전압이 낮아지도 록 상기 제어 단자 전압을 제어하고, 상기 분압 전압이 상기 기준 전압보다 낮아지면 상기 온 저항이 작아져 상기 출력 전압이 높아지도록 상기 제어 단자 전압을 제어하는 증폭기를 추가로 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
제 3 항에 있어서,

상기 언더 슛 개선 회로는, 상기 출력 전압이 언더 슛되면 상기 출력 전압이 높아지도록 상기 증폭기의 전류원의 구동 전류를 제어하는 것을 특징으로 하는 볼티지 레귤레이터.
제 3 항에 있어서,

상기 언더 슛 개선 회로는,

상기 제어 단자 전압을 제어하는 제어 트랜지스터와,

상기 분압 전압에 기초한 전압과 상기 기준 전압을 비교하여, 상기 출력 전압이 언더 슛된 것으로 판정되면 상기 제어 트랜지스터가 온되도록 제어함으로써, 상기 온 저항이 작아져 상기 출력 전압이 높아지도록 상기 제어 단자 전압을 제어하는, 콤퍼레이터와,

상기 출력 전류가 상기 과전류가 되면, 상기 언더 슛 개선 회로를 기능 정지시키는 스위치를 갖는 것을 특징으로 하는 볼티지 레귤레이터.
제 5 항에 있어서,

상기 언더 슛 개선 회로는,

상기 콤퍼레이터의 입력 단자에 형성되고, 오프셋 전압을 생성하는 오프셋 전압 생성 회로를 추가로 갖는 것을 특징으로 하는 볼티지 레귤레이터.
제 1 항에 있어서,

상기 출력 전류 제한 회로는,

상기 출력 전류에 기초하여 센스 전류를 흘리는 센스 트랜지스터와,

상기 센스 전류가 많아지면 높아지는 제 1 전압을 발생시키는 제 1 저항과,

상기 제 1 전압이 높아지면 높아지는 제 2 전압을 발생시키는 제 2 저항을 가지며,

상기 제 1 전압에 기초하여 상기 언더 슛 개선 회로를 기능 정지시키고, 상기 제 2 전압에 기초하여 상기 출력 전류가 상기 과전류보다 많아지지 않도록 상기 제어 단자 전압을 제어하는 것을 특징으로 하는 볼티지 레귤레이터.