JP2005202985A - ボルテージレギュレータ及びボルテージレギュレータの制御方法 - Google Patents
ボルテージレギュレータ及びボルテージレギュレータの制御方法 Download PDFInfo
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Abstract
【解決手段】 出力トランジスタ2の動作制御を行う演算増幅器3を活性化状態にするチップイネーブル信号CEが入力されてから所定時間Taの間、出力トランジスタ2に対して出力電流の制限を行う電流制限回路8からの出力信号を遮断する電流制限制御回路9を備えるようにした。
【選択図】 図1
Description
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
外部から所定の活性化信号が入力されると該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
上記所定の活性化信号が入力されると該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
を備えるものである。
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部とを備えたボルテージレギュレータの制御方法において、
外部から所定の活性化信号が入力されると、
上記出力電圧制御部によって、上記出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号が出力されると共に、
上記電流制限部によって、上記電流制限部による出力トランジスタへの電流制限が所定の期間停止されるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるボルテージレギュレータの例を示した回路図である。
図1において、ボルテージレギュレータ1は、電源端子20から入力される電源電圧VDDから所定の出力電圧Voutを生成して出力端子21に出力する、Pチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)を使用した出力トランジスタ2と、該出力トランジスタ2の動作制御を行う演算増幅器3と、所定の基準電圧Vrefを生成して該演算増幅器3の反転入力端に出力する基準電圧発生回路4と、出力電圧Voutを分圧して演算増幅器3の非反転入力端に出力する抵抗5及び6の直列回路からなる分圧回路7とを備えている。
上記第1の実施の形態では、電流制限制御回路9は、チップイネーブル信号CEが立ち上がった際、所定時間Taの間、出力トランジスタ2のゲートと電流制限回路8との接続を遮断するようにしたが、該遮断を行う代わりに電流制限回路8の動作を停止させるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図7は、本発明の第2の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図7では、図1と同じものは同じ符号で示し、ここではその説明を省略する。
ボルテージレギュレータにおいて、出力電圧の位相補償を行う位相補償回路が設けられる場合があり、電源電圧の立ち上がり時に、該位相補償回路をバイパスするようにして出力電圧の立ち上がりを速くするようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図8は、本発明の第3の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図8では、図1と同じものは同じ符号で示し、ここではその説明を省略する。
上記第3の実施の形態では、出力電圧Voutの立ち上がり時に位相補償回路52による位相補償が行われないようにしたが、チップイネーブル信号CEが立ち上がった際、所定時間Taの間、該位相補償回路52をバイパスすると共に出力トランジスタ2のゲートと電流制限回路8との接続を遮断するようにしてもよく、このようにしたものを本発明の第4の実施の形態とする。
図9は、本発明の第4の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図9では、図1又は図8と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
2 出力トランジスタ
3 演算増幅器
4 基準電圧発生回路
7 分圧回路
8,32 電流制限回路
9,33,72 電流制限制御回路
52 位相補償回路
53 バイパス回路
Claims (2)
- 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
外部から所定の活性化信号が入力されると該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
上記所定の活性化信号が入力されると該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
を備えることを特徴とするボルテージレギュレータ。 - 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部とを備えたボルテージレギュレータの制御方法において、
外部から所定の活性化信号が入力されると、
上記出力電圧制御部によって、上記出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号が出力されると共に、
上記電流制限部によって、上記電流制限部による出力トランジスタへの電流制限が所定の期間停止されることを特徴とするボルテージレギュレータの制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005103236A JP4146846B2 (ja) | 2005-03-31 | 2005-03-31 | ボルテージレギュレータの制御方法 |
Applications Claiming Priority (1)
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---|---|---|---|
JP2005103236A JP4146846B2 (ja) | 2005-03-31 | 2005-03-31 | ボルテージレギュレータの制御方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000285200A Division JP3673458B2 (ja) | 2000-09-20 | 2000-09-20 | ボルテージレギュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005202985A true JP2005202985A (ja) | 2005-07-28 |
JP4146846B2 JP4146846B2 (ja) | 2008-09-10 |
Family
ID=34824934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005103236A Expired - Fee Related JP4146846B2 (ja) | 2005-03-31 | 2005-03-31 | ボルテージレギュレータの制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4146846B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213323A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Instruments Inc | 定電流回路 |
KR20100075398A (ko) * | 2008-12-24 | 2010-07-02 | 세이코 인스트루 가부시키가이샤 | 볼티지 레귤레이터 |
JP2011238103A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 電源回路 |
CN102455728A (zh) * | 2010-10-25 | 2012-05-16 | 三星半导体(中国)研究开发有限公司 | 电流控制电路 |
US8816655B2 (en) | 2010-10-25 | 2014-08-26 | Samsung Electronics Co., Ltd. | Voltage regulator having soft starting function and method of controlling the same |
KR101731652B1 (ko) | 2010-05-28 | 2017-04-28 | 에스아이아이 세미컨덕터 가부시키가이샤 | 볼티지 레귤레이터 |
JP7434344B2 (ja) | 2021-07-20 | 2024-02-20 | ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド | 電流制限回路 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5434248B2 (ja) * | 2009-05-12 | 2014-03-05 | ミツミ電機株式会社 | レギュレータ回路 |
-
2005
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007213323A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Instruments Inc | 定電流回路 |
KR20100075398A (ko) * | 2008-12-24 | 2010-07-02 | 세이코 인스트루 가부시키가이샤 | 볼티지 레귤레이터 |
KR101653001B1 (ko) | 2008-12-24 | 2016-08-31 | 에스아이아이 세미컨덕터 가부시키가이샤 | 볼티지 레귤레이터 |
JP2011238103A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 電源回路 |
KR101731652B1 (ko) | 2010-05-28 | 2017-04-28 | 에스아이아이 세미컨덕터 가부시키가이샤 | 볼티지 레귤레이터 |
CN102455728A (zh) * | 2010-10-25 | 2012-05-16 | 三星半导体(中国)研究开发有限公司 | 电流控制电路 |
US8816655B2 (en) | 2010-10-25 | 2014-08-26 | Samsung Electronics Co., Ltd. | Voltage regulator having soft starting function and method of controlling the same |
JP7434344B2 (ja) | 2021-07-20 | 2024-02-20 | ティーシーエル チャイナスター オプトエレクトロニクス テクノロジー カンパニー リミテッド | 電流制限回路 |
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Publication number | Publication date |
---|---|
JP4146846B2 (ja) | 2008-09-10 |
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US20130241508A1 (en) | Voltage regulator |
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