JP3673458B2 - ボルテージレギュレータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、ボルテージレギュレータに関し、特に電源電圧立ち上がり時等における出力遅延時間を短縮させたボルテージレギュレータに関する。
【0002】
【従来の技術】
図10は、従来のボルテージレギュレータの例を示した回路図である。図10のボルテージレギュレータ100において、基準電圧回路101で生成された基準電圧Vrefと抵抗102及び103で分圧して得られた電圧Vfbは、演算増幅器104で差動増幅され、演算増幅器104の出力電圧で出力トランジスタ105を制御する。このようにして、出力端子106から一定の電圧Voutが得られる。また、演算増幅器104は、チップイネーブル信号入力端子107から入力されるチップイネーブル信号CEによって活性化制御される。例えば、演算増幅器104は、Highレベルのチップイネーブル信号CEが入力される活性化状態となり、Lowレベルのチップイネーブル信号CEが入力されると非活性化状態となる。
【0003】
ここで、電源電圧VDDの立ち上がり時、又はチップイネーブル信号CEの立ち上がり時から、出力端子106の出力電圧Voutが一定の電圧に達するまでの時間を出力遅延時間tdとする。該出力遅延時間tdは、出力端子106に接続されたコンデンサ108への充電時間であり、出力トランジスタ105の能力や位相補償のために設けられた抵抗109とコンデンサ110による時定数の遅れ等で決まる。
【0004】
一方、電流制限回路111は、ボルテージレギュレータ100の安全性を高めるため出力端子106から出力される電流をある一定値以上にならないように、出力トランジスタ105の電流供給能力を調節して出力電流を制限している。電流制限回路111には該一定値を決める通常の電流制限回路以外に、出力電圧と出力電流との関係がフの字特性を有するように出力電流の制限を行うフの字回路と呼ばれる短絡電流を決める回路が含まれる場合がある。なお、電流制限回路111がない場合、出力電圧−電流特性は出力トランジスタ105の特性で決まる。
【0005】
【発明が解決しようとする課題】
しかし、電流制限回路111によって出力トランジスタ105の電流供給能力を調整して出力電流が制限されることから、コンデンサ108への充電に時間がかかり、高速な制御が必要になる用途に適さなくなる場合があった。また、位相補償を行うために抵抗109やコンデンサ110を大きくした場合、出力電圧の立ち上がり時間が大きくなるといったように大きな影響を与えるという問題があった。
【0006】
本発明は、上記のような問題を解決するためになされたものであり、電源投入時等の電源電圧の立ち上がりやチップイネーブル信号の立ち上がり等による出力電圧Voutの立ち上がり時に、出力電圧が所定の電圧に立ち上がるまでの間、電流制限回路や位相補償回路が動作しないようにすることにより、出力電流供給能力を大きくし出力遅延時間を短縮することができるボルテージレギュレータを得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係るボルテージレギュレータは、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、該出力電圧検出部で検出された出力電圧が所定の電圧になるように出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部とを備え、電流制限制御部は、出力電圧制御部に対する所定の活性化信号が入力されると、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するものである。
【0011】
この発明に係るボルテージレギュレータは、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、該出力電圧検出部で検出された出力電圧が所定の電圧になるように出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、上記直流電源からの電源電圧の立ち上がり時に該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部とを備え、電流制限制御部は、直流電源からの電源電圧の立ち上がり時に、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するものである。
【0016】
また、この発明に係るボルテージレギュレータは、制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、直流電源から所定の基準電圧を生成して出力する基準電圧発生部と、該出力電圧検出部で検出された出力電圧が該基準電圧発生部で生成された基準電圧になるように出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、出力電圧検出部で検出された電圧の位相補償を行って該出力電圧制御部に出力する位相補償部と、基準電圧発生部から出力される基準電圧と出力電圧検出部で検出された出力電圧との電圧差に応じて、該位相補償部をバイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するバイパス部とを備えるものである。
【0017】
具体的には、上記バイパス部は、基準電圧発生部から出力される基準電圧が出力電圧検出部で検出された出力電圧よりも所定値以上大きい場合、該位相補償部をバイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するようにした。
【0018】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるボルテージレギュレータの例を示した回路図である。
図1において、ボルテージレギュレータ1は、電源端子20から入力される電源電圧VDDから所定の出力電圧Voutを生成して出力端子21に出力する、Pチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)を使用した出力トランジスタ2と、該出力トランジスタ2の動作制御を行う演算増幅器3と、所定の基準電圧Vrefを生成して該演算増幅器3の反転入力端に出力する基準電圧発生回路4と、出力電圧Voutを分圧して演算増幅器3の非反転入力端に出力する抵抗5及び6の直列回路からなる分圧回路7とを備えている。
【0019】
また、ボルテージレギュレータ1は、出力トランジスタ2から出力される電流の制限を行う電流制限回路8と、出力トランジスタ2への電流制限回路8の接続制御を行う電流制限制御回路9とを備えている。更に、ボルテージレギュレータ1は、出力端子21と接地されたGND端子22との間に接続されたコンデンサ10、及び演算増幅器3に対するチップイネーブル信号CEが外部から入力されるCE入力端子23とGND端子22との間に接続されたプルダウン抵抗11を備えている。なお、本実施の形態では、Highレベルのチップイネーブル信号CEが入力されると、演算増幅器3は活性化状態になるものとして説明する。
【0020】
電流制限制御回路9は、出力トランジスタ2のゲートと電流制限回路8との接続制御を行うNチャネル形MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)12と、一方の入力端にチップイネーブル信号CEが入力され該NMOSトランジスタ12の動作制御を行うAND回路13と、チップイネーブル信号CEを遅延させて出力する遅延回路14と、該遅延回路14で遅延されたチップイネーブル信号CEの信号レベルを反転させてAND回路13の他方の入力端に出力するインバータ15とで構成されている。
【0021】
電源端子20と出力端子21との間に出力トランジスタ2が接続され、出力トランジスタ2のゲートには、演算増幅器3の出力端が接続されると共にNMOSトランジスタ12を介して電流制限回路8が接続されている。電流制限回路8は、NMOSトランジスタ12とGND端子22との間に接続されている。また、出力端子21とGND端子22との間には、抵抗5と抵抗6とが直列に接続された分圧回路7が接続されており、抵抗5と抵抗6との接続部は、演算増幅器3の非反転入力端に接続されている。更に、電源端子20とGND端子22との間に基準電圧発生回路4が接続されており、基準電圧発生回路4の出力端は、演算増幅器3の反転入力端に接続されている。
【0022】
このような構成において、電流制限回路8は、図2の実線で示すように、ボルテージレギュレータ1の安全性を高めるため出力端子21から出力される電流をある一定値Im以上にならないように、出力トランジスタ2の電流供給能力を調節して出力電流を制限している。また、電流制限回路8には一定値Imを決める通常の電流制限回路以外に、図2の点線で示すような出力電圧と出力電流との関係がフの字特性を有するように出力電流の制限を行うフの字回路と呼ばれる短絡電流Isを決める回路が含まれる場合がある。なお、電流制限回路8と出力トランジスタ2のゲートとの接続が遮断された場合は、ボルテージレギュレータ1の出力電圧−電流特性は図3のようになり、該特性は出力トランジスタ2の特性で決まる。
【0023】
このようなことから、電流制限制御回路9は、チップイネーブル信号CEの信号レベルが立ち上がると、所定時間Taの間、出力トランジスタ2のゲートと電流制限回路8との接続を遮断し、所定時間Taが経過すると出力トランジスタ2のゲートと電流制限回路8とを接続する。電流制限制御回路9において、チップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、AND回路13の一方の入力端はLowレベルからHighレベルに立ち上がる。これに対して、遅延回路14の出力端は、所定時間Ta後に、LowレベルからHighレベルに立ち上がる。遅延回路14からの出力信号は、インバータ15によって信号レベルが反転されてAND回路13の他方の入力端に入力される。
【0024】
これらのことから、チップイネーブル信号CEがLowレベルからHighレベルに立ち上がってから所定時間Taの間だけ、AND回路13の各入力端が共にHighレベルとなってAND回路13の出力端はLowレベルとなり、所定時間Taが経過するとAND回路13の出力端はHighレベルに立ち上がる。すなわち、チップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、所定時間Taの間、NMOSトランジスタ12はオフして遮断状態となり、所定時間Ta経過後にNMOSトランジスタ12はオンして導通状態となる。
【0025】
このようにして、電流制限制御回路9は、演算増幅器3を活性化状態にするためにチップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、電流制限回路8から出力される制御信号が、所定時間Taの間、出力トランジスタ2のゲートに入力されないようにすることができる。また、遅延回路14における遅延時間の設定は、図4で示すように出力電圧Voutが所定値Vmに立ち上がるまでに要する時間Tm以上になるように所定時間Taが設定される。
【0026】
なお、上記説明では、チップイネーブル信号CEの立ち上がり時に、出力トランジスタ2のゲートと電流制限回路8との接続を所定時間Taの間遮断するようにしたが、電源電圧VDDの立ち上がり時に、出力トランジスタ2のゲートと電流制限回路8との接続を所定時間Taの間遮断するようにしてもよい。この場合、図5で示すように、電流制限制御回路9の遅延回路14の入力端と、AND回路13の一方の入力端は、それぞれ電源端子20に接続される。このようにすることによって、電源投入時等の電源電圧VDDの立ち上がり時における出力電圧Voutの立ち上がりを速くすることができると共に、チップイネーブル信号CEによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【0027】
上記のように、本第1の実施の形態におけるボルテージレギュレータは、出力トランジスタ2の動作制御を行う演算増幅器3を活性化状態にするチップイネーブル信号CEが入力されてから所定時間Taの間、又は電源電圧VDDの立ち上がり時に所定時間Taの間、出力トランジスタ2に対して出力電流の制限を行う電流制限回路8からの制御信号を遮断する電流制限制御回路9を備えた。このことから、出力電圧Voutの立ち上がり時に出力トランジスタ2に対する電流制限が行われないようにすることができ、出力電圧Voutの立ち上がりを速くすることができる。例えば、図6で示すように出力電圧Voutが所定値Vmに立ち上がるまでに要する時間が、従来では200〜300μsec要していたのに対して100μsec以下に短縮させることができる。
【0028】
第2の実施の形態.
上記第1の実施の形態では、電流制限制御回路9は、チップイネーブル信号CEが立ち上がった際、所定時間Taの間、出力トランジスタ2のゲートと電流制限回路8との接続を遮断するようにしたが、該遮断を行う代わりに電流制限回路8の動作を停止させるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図7は、本発明の第2の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図7では、図1と同じものは同じ符号で示し、ここではその説明を省略する。
【0029】
図7において、ボルテージレギュレータ31は、出力トランジスタ2と、演算増幅器3と、基準電圧発生回路4と、分圧回路7と、出力トランジスタ2から出力される電流の制限を行う電流制限回路32と、電流制限回路32の動作制御を行う電流制限制御回路33と、コンデンサ10と、プルダウン抵抗11とを備えている。なお、本実施の形態においても、Highレベルのチップイネーブル信号CEが入力されると、演算増幅器3は活性化状態になるものとして説明する。
【0030】
電流制限回路32は、演算増幅器35、PMOSトランジスタ36,37、抵抗38及び定電圧源39で構成されている。電流制限回路32において、出力トランジスタ2におけるソースとゲートと間にPMOSトランジスタ36が接続され、PMOSトランジスタ36のゲートに演算増幅器35の出力端が接続されている。演算増幅器35は、PMOSトランジスタ36の動作制御を行う。
【0031】
一方、電源端子20とGND端子22との間には、PMOSトランジスタ37と抵抗38との直列回路が接続されており、PMOSトランジスタ37のドレインと抵抗38との接続部は、演算増幅器35の反転入力端に接続されている。また、演算増幅器35の非反転入力端は、定電圧源39を介して抵抗5と抵抗6との接続部に接続され、分圧回路7で分圧された電圧に定電圧源39の電圧を加えた電圧が入力される。
【0032】
次に、電流制限制御回路33は、電流制限回路32における抵抗38の両端の短絡制御を行うNMOSトランジスタ12と、一方の入力端にチップイネーブル信号CEが入力され該NMOSトランジスタ12の動作制御を行うNAND回路41と、チップイネーブル信号CEを遅延させて出力する遅延回路14と、該遅延回路14で遅延されたチップイネーブル信号CEの信号レベルを反転させてNAND回路41の他方の入力端に出力するインバータ15とで構成されている。
【0033】
このような構成において、PMOSトランジスタ37は、出力トランジスタ2に流れる電流に対して、出力トランジスタ2とのゲートサイズの比に比例した電流が流れる。例えば、PMOSトランジスタ37のゲートサイズを出力トランジスタ2のゲートサイズの1/1000にすると、出力トランジスタ2に100mAの電流が流れると、PMOSトランジスタ37には100μAの電流が流れる。このとき、演算増幅器35の反転入力端に電圧が発生し、該電圧が演算増幅器35の非反転入力端に入力される電圧よりも大きくなると、PMOSトランジスタ36のゲート電圧が低下し、出力トランジスタ2のゲート電圧が上昇することによって出力電流Ioutが制限される。
【0034】
一方、電流制限制御回路33は、チップイネーブル信号CEの信号レベルが立ち上がると、所定時間Taの間、NMOSトランジスタ12がオンして導通状態となる。このことから、電流制限回路32の演算増幅器35の出力端は、該所定時間Taの間、HighレベルとなりPMOSトランジスタ36はオフして遮断状態となって電流制限回路32の動作が停止する。次に、所定時間Taが経過すると、NMOSトランジスタ12はオフして遮断状態となるため、電流制限回路32は動作を開始する。このようにして、電流制限制御回路33は、演算増幅器3をイネーブルにするためにチップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、所定時間Taの間、電流制限回路32の動作を停止させることができる。
【0035】
なお、上記説明では、チップイネーブル信号CEの立ち上がり時に、電流制限回路32の動作を所定時間Taの間停止させるようにしたが、電源電圧VDDの立ち上がり時に、電流制限回路32の動作を所定時間Taの間停止させるようにしてもよい。この場合、図5で示した電流制限制御回路9の場合と同様に、電流制限制御回路32の遅延回路14の入力端と、NAND回路41の一方の入力端は、それぞれ電源端子20に接続される。このようにすることによって、電源投入時等の電源電圧VDDの立ち上がり時における出力電圧Voutの立ち上がりを速くすることができると共に、チップイネーブル信号CEによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【0036】
上記のように、本第2の実施の形態におけるボルテージレギュレータは、出力トランジスタ2の動作制御を行う演算増幅器3を活性化状態にするチップイネーブル信号CEが入力されてから所定時間Taの間、又は電源電圧VDDの立ち上がり時に所定時間Taの間、出力トランジスタ2に対して出力電流の制限を行う電流制限回路32の動作を停止させる電流制限制御回路33を備えた。このことから、出力電圧Voutの立ち上がり時に出力トランジスタ2に対する電流制限が行われないようにすることができ、上記第1の実施の形態と同様の効果を得ることができる。
【0037】
第3の実施の形態.
ボルテージレギュレータにおいて、出力電圧の位相補償を行う位相補償回路が設けられる場合があり、電源電圧の立ち上がり時に、該位相補償回路をバイパスするようにして出力電圧の立ち上がりを速くするようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図8は、本発明の第3の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図8では、図1と同じものは同じ符号で示し、ここではその説明を省略する。
【0038】
図8において、ボルテージレギュレータ51は、出力トランジスタ2と、演算増幅器3と、基準電圧発生回路4と、分圧回路7と、電流制限回路8と、コンデンサ61及び抵抗62からなる位相補償回路52と、該位相補償回路52のバイパスを行うバイパス回路53と、コンデンサ10と、プルダウン抵抗11とを備えている。また、バイパス回路53は、位相補償回路52のバイパスを行うNMOSトランジスタ65と、該NMOSトランジスタ65の動作制御を行うコンパレータ66と、演算増幅器3の非反転入力端に印加される電圧に所定の電圧を加算して該コンパレータ66の反転入力端に印加する定電圧源67とで構成されている。
【0039】
分圧回路7における抵抗5と抵抗6との接続部は、位相補償回路52の抵抗62を介して演算増幅器3の非反転入力端に接続され、出力端子21と演算増幅器3の非反転入力端との間に位相補償回路52のコンデンサ61が接続されている。すなわち、抵抗5と抵抗6との接続部は、位相補償回路52を介して演算増幅器3の非反転入力端に接続されている。
【0040】
一方、位相補償回路52の抵抗62の両端にバイパス回路53のNMOSトランジスタ65が並列に接続され、NMOSトランジスタ65のゲートは、コンパレータ66の出力端に接続されている。また、コンパレータ66において、非反転入力端には、基準電圧発生回路4から基準電圧Vrefが入力されており、反転入力端は、定電圧源67を介して演算増幅器3の非反転入力端に接続され、演算増幅器3の非反転入力端に印加される電圧に定電圧源67の所定の電圧が加算された電圧が入力される。
【0041】
このような構成において、基準電圧発生回路4は、電源投入時に電源端子20に印加された電源電圧VDDの上昇に伴って電圧を出力する。このことから、コンパレータ66は、電源投入時に出力電圧Voutが所定値Vmに立ち上がるまでの間、出力端がHighレベルとなりNMOSトランジスタ65がオンして導通状態となり、位相補償回路52の抵抗62を短絡させる。このようにして、バイパス回路53は、電源投入時に出力電圧Voutが所定値Vmに立ち上がるまでの間、位相補償回路52をバイパスして出力電圧Voutに作用しないようにすることができる。
【0042】
なお、図8では、コンパレータ66の反転入力端に、分圧回路7から出力された電圧に定電圧源67で所定の電圧を加算した電圧を印加するようにしたが、これは一例であり、分圧回路7から出力される電圧と基準電圧Vrefに電位差を設けてコンパレータ66で比較するようにすればよい。
【0043】
このように、本第3の実施の形態におけるボルテージレギュレータは、電源投入から出力電圧Voutが所定値Vmに立ち上がるまでの間、位相補償回路52をバイパスして出力電圧Voutに作用しないようにするバイパス回路53を備えた。このことから、出力電圧Voutの立ち上がり時に位相補償回路52による位相補償が行われないようにすることができるため、チップイネーブル信号CEによって活性化制御を行うことができない演算増幅器を使用した場合においても出力電圧Voutの立ち上がりを速くすることができる。
【0044】
第4の実施の形態.
上記第3の実施の形態では、出力電圧Voutの立ち上がり時に位相補償回路52による位相補償が行われないようにしたが、チップイネーブル信号CEが立ち上がった際、所定時間Taの間、該位相補償回路52をバイパスすると共に出力トランジスタ2のゲートと電流制限回路8との接続を遮断するようにしてもよく、このようにしたものを本発明の第4の実施の形態とする。
図9は、本発明の第4の実施の形態におけるボルテージレギュレータの例を示した回路図である。なお、図9では、図1又は図8と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
【0045】
図9における図1との相違点は、位相補償回路52が追加されたことと、電流制限制御回路9に該位相補償回路52をバイパスするPMOSトランジスタ71を追加したことにあり、これに伴って、図1の電流制限制御回路9を電流制限制御回路72にし、図1のボルテージレギュレータ1をボルテージレギュレータ75にしたことにある。
【0046】
図9において、ボルテージレギュレータ75は、出力トランジスタ2と、演算増幅器3と、基準電圧発生回路4と、分圧回路7と、電流制限回路8と、位相補償回路52と、出力トランジスタ2への電流制限回路8の接続制御を行うと共にチップイネーブル信号CEの立ち上がり時に該位相補償回路52をバイパスする電流制限制御回路72と、コンデンサ10と、プルダウン抵抗11とを備えている。また、電流制限制御回路72は、NMOSトランジスタ12と、AND回路13と、遅延回路14と、インバータ15と、位相補償回路52のバイパスを行うPMOSトランジスタ71とで構成されている。なお、本実施の形態においても、Highレベルのチップイネーブル信号CEが入力されると、演算増幅器3は活性化状態になるものとして説明する。
【0047】
分圧回路7における抵抗5と抵抗6との接続部は、位相補償回路52の抵抗62を介して演算増幅器3の非反転入力端に接続され、出力端子21と演算増幅器3の非反転入力端との間に位相補償回路52のコンデンサ61が接続されている。更に、位相補償回路52の抵抗62の両端に電流制限制御回路72のPMOSトランジスタ71が並列に接続され、PMOSトランジスタ71のゲートは、AND回路13の出力端に接続されている。
【0048】
電流制限制御回路72において、チップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、所定時間Taの間、AND回路13の出力端はLowレベルとなってNMOSトランジスタ12はオフして遮断状態になると共にPMOSトランジスタ71がオンして導通状態になる。該所定時間Taが経過するとAND回路13の出力端はHighレベルに立ち上がり、NMOSトランジスタ12はオンして導通状態になると共にPMOSトランジスタ71はオフして遮断状態になる。
【0049】
このようにして、電流制限制御回路72は、演算増幅器3を活性化状態にするためにチップイネーブル信号CEがLowレベルからHighレベルに立ち上がると、所定時間Taの間、電流制限回路8から出力される制御信号が出力トランジスタ2のゲートに入力されないようにすると共に位相補償回路52をバイパスして出力電圧Voutに作用しないようにすることができる。
【0050】
上記説明では、チップイネーブル信号CEの立ち上がり時に所定時間Taの間、出力トランジスタ2のゲートと電流制限回路8との接続を遮断すると共に位相補償回路52をバイパスして出力電圧Voutに作用しないようにしたが、電源電圧VDDの立ち上がり時に所定時間Taの間、出力トランジスタ2のゲートと電流制限回路8との接続を遮断すると共に位相補償回路52をバイパスして出力電圧Voutに作用しないようにしてもよい。
【0051】
この場合、図5で示した電流制限制御回路9の場合と同様に、電流制限制御回路72の遅延回路14の入力端と、AND回路13の一方の入力端は、それぞれ電源端子20に接続される。このようにすることによって、電源投入時等の電源電圧VDDの立ち上がり時における出力電圧Voutの立ち上がりを速くすることができると共に、チップイネーブル信号CEによって活性化制御を行うことができない演算増幅器を使用した場合においても本発明を適用することができる。
【0052】
上記のように、本第4の実施の形態におけるボルテージレギュレータは、出力トランジスタ2の動作制御を行う演算増幅器3を活性化状態にするチップイネーブル信号CEが入力されてから所定時間Taの間、又は電源電圧VDDの立ち上がり時に所定時間Taの間、出力トランジスタ2に対して出力電流の制限を行う電流制限回路8からの出力信号を遮断すると共に位相補償回路52をバイパスして出力電圧Voutに作用しないようにする電流制限制御回路72を備えた。このことから、出力電圧Voutの立ち上がり時に出力トランジスタ2に対する電流制限が行われないようにすることができると共に位相補償回路52による位相補償が行われないようにすることができるため、出力電圧Voutの立ち上がりをより一層速くすることができる。
【0053】
【発明の効果】
上記の説明から明らかなように、本発明のボルテージレギュレータによれば、所定期間、電流制限部による出力トランジスタへの電流制限を停止させる電流制限制御部を備えた。このことから、出力電圧の立ち上がり時に出力トランジスタに対する電流制限が行われないようにすることができ、出力電圧制御部の動作開始時における出力電圧の立ち上がりを速くすることができる。また、出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部を備え、出力電圧制御部に対する所定の活性化信号が入力されると、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するようにした。このようにすることによって、出力電圧の立ち上がり時に出力トランジスタに対する電流制限が行われないようにすることができると共に位相補償部による位相補償が行われないようにすることができるため、出力電圧の立ち上がりをより一層速くすることができる。
【0057】
本発明のボルテージレギュレータによれば、電源電圧の立ち上がり時に所定の期間、電流制限部による出力トランジスタへの電流制限を停止させる電流制限制御部を備えた。このことから、電源投入等の電源電圧の立ち上がり時に出力トランジスタに対する電流制限が行われないようにすることができ、電源電圧の立ち上がり時における出力電圧の立ち上がりを速くすることができる。また、出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部を備え、電源電圧の立ち上がり時に、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するようにした。このようにすることによって、電源投入等による電源電圧の立ち上がり時に出力トランジスタに対する電流制限が行われないようにすることができると共に位相補償部による位相補償が行われないようにすることができるため、出力電圧の立ち上がりをより一層速くすることができる。
【0062】
また、本発明のボルテージレギュレータによれば、電源投入から出力電圧が所定値に立ち上がるまでの間、位相補償部をバイパスして出力電圧に作用しないようにするバイパス部を備えた。このことから、出力電圧の立ち上がり時に位相補償部による位相補償が行われないようにすることができるため、出力電圧の立ち上がりを速くすることができる。
【0063】
具体的には、基準電圧発生部から出力される基準電圧が出力電圧検出部で検出された出力電圧よりも所定値以上大きい場合、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するようにした。このことから、出力電圧の立ち上がり時に位相補償部による位相補償が確実に行われないようにすることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図2】 図1のボルテージレギュレータにおける出力電圧−電流特性例を示した図である。
【図3】 図1において電流制限回路8がない場合のボルテージレギュレータの出力電圧−電流特性例を示した図である。
【図4】 所定時間Taの設定例を示した図である。
【図5】 本発明の第1の実施の形態におけるボルテージレギュレータの他の例を示した回路図である。
【図6】 図1のボルテージレギュレータにおける出力電圧Voutの立ち上がり例を示した図である。
【図7】 本発明の第2の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図8】 本発明の第3の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図9】 本発明の第4の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図10】 ボルテージレギュレータの従来例を示した回路図である。
【符号の説明】
1,31,51,75 ボルテージレギュレータ
2 出力トランジスタ
3 演算増幅器
4 基準電圧発生回路
7 分圧回路
8,32 電流制限回路
9,33,72 電流制限制御回路
52 位相補償回路
53 バイパス回路
Claims (4)
- 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
上記出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部と、
を備え、
上記電流制限制御部は、出力電圧制御部に対する所定の活性化信号が入力されると、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力することを特徴とするボルテージレギュレータ。 - 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
該出力電圧検出部で検出された出力電圧が所定の電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力トランジスタの制御信号入力端に制御信号を出力して該出力トランジスタにおける出力電流の制限を行う電流制限部と、
上記直流電源からの電源電圧の立ち上がり時に、該電流制限部による出力トランジスタへの電流制限を所定の期間停止させる電流制限制御部と、
上記出力電圧検出部で検出された電圧の位相補償を行って出力電圧制御部に出力する位相補償部と、
を備え、
上記電流制限制御部は、直流電源からの電源電圧の立ち上がり時に、該位相補償部を所定の期間バイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力することを特徴とするボルテージレギュレータ。 - 制御信号入力端に入力される制御信号に応じて、外部の直流電源から供給される直流電流を可変して出力する出力トランジスタと、
該出力トランジスタから出力される電流から得られる電圧の検出を行う出力電圧検出部と、
上記直流電源から所定の基準電圧を生成して出力する基準電圧発生部と、
上記出力電圧検出部で検出された出力電圧が該基準電圧発生部で生成された基準電圧になるように上記出力トランジスタの制御信号入力端に制御信号を出力する出力電圧制御部と、
上記出力電圧検出部で検出された電圧の位相補償を行って該出力電圧制御部に出力する位相補償部と、
上記基準電圧発生部から出力される基準電圧と出力電圧検出部で検出された出力電圧との電圧差に応じて、該位相補償部をバイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力するバイパス部と、
を備えることを特徴とするボルテージレギュレータ。 - 上記バイパス部は、基準電圧発生部から出力される基準電圧が出力電圧検出部で検出された出力電圧よりも所定値以上大きい場合、該位相補償部をバイパスして出力電圧検出部で検出された電圧を出力電圧制御部に出力することを特徴とする請求項3に記載のボルテージレギュレータ。
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